一種集成電路掩模設(shè)計(jì)的優(yōu)化方法及計(jì)算機(jī)可讀的存儲(chǔ)介質(zhì)

基本信息

申請?zhí)?/td> CN201710065850.3 申請日 -
公開（公告）號(hào) CN106777829B 公開（公告）日 2019-04-12
申請公布號(hào) CN106777829B 申請公布日 2019-04-12
分類號(hào) G06F17/50（2006.01）I 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 張生睿; 俞宗強(qiáng); 施偉杰 申請（專利權(quán)）人 東方晶源微電子科技（北京）有限公司深圳分公司
代理機(jī)構(gòu) 深圳市智享知識(shí)產(chǎn)權(quán)代理有限公司 代理人 深圳晶源信息技術(shù)有限公司; 東方晶源微電子科技（北京）有限公司深圳分公司
地址 518000 廣東省深圳市福田區(qū)福保街道紅棉道英達(dá)利科技數(shù)碼園C座301F
法律狀態(tài) -

摘要

摘要 本發(fā)明提供一種集成電路掩模設(shè)計(jì)的優(yōu)化方法包括以下步驟，步驟S1：提供一種集成電路的全芯片設(shè)計(jì)版圖，在全芯片設(shè)計(jì)版圖中隨機(jī)抓取多個(gè)設(shè)計(jì)版圖小區(qū)域；步驟S2：對選取的設(shè)計(jì)版圖小區(qū)域版圖進(jìn)行基于像素的掩模優(yōu)化，輸出每個(gè)設(shè)計(jì)版圖小區(qū)域的掩模設(shè)計(jì)的像素灰度圖；步驟S3：利用所述小區(qū)域掩模像素灰度圖和其對應(yīng)的小區(qū)域設(shè)計(jì)版圖，建立BP人工神經(jīng)網(wǎng)絡(luò)模型；步驟S4：將全芯片設(shè)計(jì)版圖送入所述BP人工神經(jīng)網(wǎng)絡(luò)模型，獲得全芯片設(shè)計(jì)版圖的掩模設(shè)計(jì)灰度圖，本發(fā)明還提供一種用于存儲(chǔ)集成電路掩模設(shè)計(jì)的計(jì)算機(jī)程序的介質(zhì)。