基于多維仲裁器的數(shù)據(jù)處理系統(tǒng)和芯片

基本信息

申請?zhí)?/td> CN202210357513.2 申請日 -
公開（公告）號 CN114448917A 公開（公告）日 2022-05-06
申請公布號 CN114448917A 申請公布日 2022-05-06
分類號 H04L49/112（2022.01）I;H04L49/111（2022.01）I;H04L47/62（2022.01）I 分類 電通信技術(shù);
發(fā)明人 不公告發(fā)明人 申請（專利權(quán)）人 沐曦科技（北京）有限公司
代理機(jī)構(gòu) 北京鍾維聯(lián)合知識產(chǎn)權(quán)代理有限公司 代理人 丁慧玲
地址 100094北京市海淀區(qū)豐豪東路9號院2號樓9層3單元901
法律狀態(tài) -

摘要

摘要 本發(fā)明涉及一種基于多維仲裁器的數(shù)據(jù)處理系統(tǒng)和芯片，包括多維仲裁器和N個(gè)輸出端FIFO，每個(gè)輸出端FIFO用于存儲一種數(shù)據(jù)類型的輸入數(shù)據(jù)，所述多維仲裁器與每一輸出端FIFO相連接，所述多維仲裁器中配置有多個(gè)優(yōu)先級信息，每一優(yōu)先級信息對應(yīng)一種狀態(tài)組合，所述狀態(tài)組合為N個(gè)輸出端FIFO的狀態(tài)組合，輸出端FIFO的狀態(tài)包括存滿狀態(tài)和未存滿狀態(tài)，所述多個(gè)優(yōu)先級信息相互獨(dú)立。本發(fā)明所述系統(tǒng)能夠在不增加芯片面積的情況下，緩解多路輸入通道堵塞，且能避免多路輸入通道死鎖，提高了芯片的數(shù)據(jù)處理效率。