K系列FPGA內(nèi)部CLB模塊定位及通用性配置測(cè)試方法
基本信息
| 申請(qǐng)?zhí)?/td> | CN201811518304.1 | 申請(qǐng)日 | - |
| 公開(kāi)（公告）號(hào) | CN109655740B | 公開(kāi)（公告）日 | 2021-07-27 |
| 申請(qǐng)公布號(hào) | CN109655740B | 申請(qǐng)公布日 | 2021-07-27 |
| 分類號(hào) | G01R31/3185（2006.01）I | 分類 | 測(cè)量；測(cè)試; |
| 發(fā)明人 | 王立恒;項(xiàng)宗杰;徐導(dǎo)進(jìn) | 申請(qǐng)（專利權(quán)）人 | 上海精密計(jì)量測(cè)試研究所 |
| 代理機(jī)構(gòu) | 上海航天局專利中心 | 代理人 | 余岢 |
| 地址 | 201109上海市閔行區(qū)元江路3888號(hào) | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本發(fā)明提供K7系列FPGA內(nèi)部CLB模塊定位及通用性配置測(cè)試方法，包括：定位FPGA內(nèi)部所有CLB模塊的具體位置；對(duì)CLB模塊陣列進(jìn)行左右對(duì)等分，每等分中同行CLB模塊并行，同列CLB模塊串行進(jìn)行配置，實(shí)現(xiàn)CLB資源的全覆蓋；對(duì)配置的CLB模塊陣列進(jìn)行內(nèi)建自測(cè)試，通過(guò)實(shí)際輸出的數(shù)據(jù)與預(yù)期數(shù)據(jù)的比較，判斷CLB模塊陣列是否存在缺陷，若某個(gè)CLB模塊出現(xiàn)問(wèn)題，根據(jù)輸出信號(hào)與時(shí)鐘的對(duì)應(yīng)關(guān)系，定位CLB模塊出錯(cuò)的具體位置。本發(fā)明提供的K7系列FPGA內(nèi)部CLB模塊定位及通用性配置測(cè)試方法，實(shí)現(xiàn)了所有CLB模塊的定位，不用計(jì)算“空洞”陣列具體位置，優(yōu)化了配置程序，實(shí)現(xiàn)了最優(yōu)化的配置次數(shù)，配置程序具有通用性，減少了程序重復(fù)編寫(xiě)的時(shí)間。 |
