一種針對FPGAPLLIP核的測試系統(tǒng)及方法

基本信息

申請?zhí)?/td> CN201911244497.0 申請日 -
公開（公告）號 CN111123083B 公開（公告）日 2022-04-29
申請公布號 CN111123083B 申請公布日 2022-04-29
分類號 G01R31/3177（2006.01）I;G01R31/3185（2006.01）I 分類 測量；測試;
發(fā)明人 周芝梅;萬勇;馮晨;徐浩;韓圣亞;黃振;王飛 申請（專利權(quán)）人 國網(wǎng)思極紫光（青島）微電子科技有限公司
代理機(jī)構(gòu) 北京安博達(dá)知識產(chǎn)權(quán)代理有限公司 代理人 徐國文
地址 100031北京市西城區(qū)西長安街86號
法律狀態(tài) -

摘要

摘要 本發(fā)明提供了一種針對FPGA PLL IP核的測試系統(tǒng)和方法，包括：待測電路板以及與待測電路板分別連接的信號源和PC機(jī)；PC機(jī)還與信號源連接；待測FPGA芯片安裝于待測電路板上；PC機(jī)用于基于預(yù)先設(shè)定的測試用例觸發(fā)信號源生成時(shí)鐘信號；還用于基于測試用例生成測試位流碼，并將測試位流碼通過待測電路板下載到待測FPGA芯片中；待測電路板用于將待測FPGA芯片基于測試位流碼和時(shí)鐘信號進(jìn)行運(yùn)算生成的輸出信號傳遞給PC機(jī)；PC機(jī)還用于對待測FPGA芯片的輸出信號進(jìn)行分析，完成測試。本發(fā)明實(shí)現(xiàn)了FPGA芯片中PLL IP核的自動測試，該測試平臺可以對沒有內(nèi)建自測試電路的PLL IP核做全面的測試，也可以對有內(nèi)建自測試電路的PLL IP核做補(bǔ)充測試。