一種針對(duì)FPGAPLLIP核的測(cè)試系統(tǒng)及方法
基本信息
| 申請(qǐng)?zhí)?/td> | CN201911244497.0 | 申請(qǐng)日 | - |
| 公開（公告）號(hào) | CN111123083B | 公開（公告）日 | 2022-04-29 |
| 申請(qǐng)公布號(hào) | CN111123083B | 申請(qǐng)公布日 | 2022-04-29 |
| 分類號(hào) | G01R31/3177（2006.01）I;G01R31/3185（2006.01）I | 分類 | 測(cè)量；測(cè)試; |
| 發(fā)明人 | 周芝梅;萬(wàn)勇;馮晨;徐浩;韓圣亞;黃振;王飛 | 申請(qǐng)（專利權(quán)）人 | 國(guó)網(wǎng)思極紫光（青島）微電子科技有限公司 |
| 代理機(jī)構(gòu) | 北京安博達(dá)知識(shí)產(chǎn)權(quán)代理有限公司 | 代理人 | 徐國(guó)文 |
| 地址 | 100031北京市西城區(qū)西長(zhǎng)安街86號(hào) | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本發(fā)明提供了一種針對(duì)FPGA PLL IP核的測(cè)試系統(tǒng)和方法，包括：待測(cè)電路板以及與待測(cè)電路板分別連接的信號(hào)源和PC機(jī)；PC機(jī)還與信號(hào)源連接；待測(cè)FPGA芯片安裝于待測(cè)電路板上；PC機(jī)用于基于預(yù)先設(shè)定的測(cè)試用例觸發(fā)信號(hào)源生成時(shí)鐘信號(hào)；還用于基于測(cè)試用例生成測(cè)試位流碼，并將測(cè)試位流碼通過(guò)待測(cè)電路板下載到待測(cè)FPGA芯片中；待測(cè)電路板用于將待測(cè)FPGA芯片基于測(cè)試位流碼和時(shí)鐘信號(hào)進(jìn)行運(yùn)算生成的輸出信號(hào)傳遞給PC機(jī)；PC機(jī)還用于對(duì)待測(cè)FPGA芯片的輸出信號(hào)進(jìn)行分析，完成測(cè)試。本發(fā)明實(shí)現(xiàn)了FPGA芯片中PLL IP核的自動(dòng)測(cè)試，該測(cè)試平臺(tái)可以對(duì)沒有內(nèi)建自測(cè)試電路的PLL IP核做全面的測(cè)試，也可以對(duì)有內(nèi)建自測(cè)試電路的PLL IP核做補(bǔ)充測(cè)試。 |
