一種集成于FPGA的配置數(shù)據(jù)解密電路及FPGA

基本信息

申請?zhí)?/td> CN202010715243.9 申請日 -
公開（公告）號 CN112583783A 公開（公告）日 2021-03-30
申請公布號 CN112583783A 申請公布日 2021-03-30
分類號 G06F21/79(2013.01)I;H04L9/08(2006.01)I;G06F11/10(2006.01)I;H04L9/06(2006.01)I;H04L29/06(2006.01)I;G05B19/042(2006.01)I 分類 電通信技術(shù);
發(fā)明人 蔡旭偉;王黎明;張亭亭;賈紅;陳維新;韋嶔;程顯志 申請（專利權(quán)）人 廈門智多晶科技有限公司
代理機構(gòu) 西安嘉思特知識產(chǎn)權(quán)代理事務所（普通合伙） 代理人 劉長春
地址 361012福建省廈門市火炬高新區(qū)火炬園火炬路56-58號火炬廣場南樓304-20號
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種集成于FPGA的配置數(shù)據(jù)解密電路及FPGA，該配置數(shù)據(jù)解密電路包括：接收模塊，用于接收第一加密配置數(shù)據(jù)以及解密密鑰；數(shù)據(jù)接收FIFO模塊，用于將第一加密配置數(shù)據(jù)分發(fā)至AES解密模塊，將解密密鑰分發(fā)至配置模塊；配置模塊，用于將解密密鑰發(fā)送至非易失型存儲模塊中進行存儲；AES解密模塊，用于從非易失型存儲模塊中獲取解密密鑰；根據(jù)解密密鑰，將第一加密配置數(shù)據(jù)解密為第一明文配置數(shù)據(jù)；解密數(shù)據(jù)FIFO模塊，用于將第一明文配置數(shù)據(jù)切割為與配置模塊匹配的格式；配置模塊，還用于根據(jù)切割后的第一明文配置數(shù)據(jù)執(zhí)行配置操作。本發(fā)明可以降低FPGA的數(shù)據(jù)安全隱患。??