優(yōu)化電路設(shè)計(jì)的方法和裝置

基本信息

申請?zhí)?/td> CN202110752760.8 申請日 -
公開（公告）號(hào) CN113486614A 公開（公告）日 2021-10-08
申請公布號(hào) CN113486614A 申請公布日 2021-10-08
分類號(hào) G06F30/367（2020.01）I;G06F30/373（2020.01）I 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 柴涇睿;談杰;宋煒哲;高旭東;殷鵬 申請（專利權(quán)）人 西安紫光國芯半導(dǎo)體有限公司
代理機(jī)構(gòu) 北京北翔知識(shí)產(chǎn)權(quán)代理有限公司 代理人 關(guān)麗麗;鄭建暉
地址 710075陜西省西安市高新區(qū)丈八街辦高新六路38號(hào)A座4樓
法律狀態(tài) -

摘要

摘要 本發(fā)明提供了用于優(yōu)化電路設(shè)計(jì)的方法和裝置。所述方法和裝置將至少兩種效應(yīng)下的漏源退化電流對(duì)于實(shí)際電路時(shí)鐘信號(hào)延遲的影響納入考慮。根據(jù)本發(fā)明的用于優(yōu)化電路設(shè)計(jì)的方法和裝置，在無需進(jìn)行多次流片試生產(chǎn)的情況下能夠驗(yàn)證電路設(shè)計(jì)中的不足之處，從而能夠降低成本。此外，在無需進(jìn)行多次流片試生產(chǎn)的情況下能夠驗(yàn)證電路設(shè)計(jì)中的冗余程度是否足夠，只需要進(jìn)行仿真即可，從而能夠縮短設(shè)計(jì)周期。