基于FPGA實(shí)現(xiàn)數(shù)據(jù)處理加速的系統(tǒng)及其加速方法
基本信息
| 申請(qǐng)?zhí)?/td> | CN202011181437.1 | 申請(qǐng)日 | - |
| 公開（公告）號(hào) | CN112347721A | 公開（公告）日 | 2021-02-09 |
| 申請(qǐng)公布號(hào) | CN112347721A | 申請(qǐng)公布日 | 2021-02-09 |
| 分類號(hào) | G06F30/331(2020.01)I; | 分類 | 計(jì)算；推算；計(jì)數(shù); |
| 發(fā)明人 | 白行行 | 申請(qǐng)（專利權(quán)）人 | 北京長(zhǎng)焜科技有限公司 |
| 代理機(jī)構(gòu) | 北京中海智圣知識(shí)產(chǎn)權(quán)代理有限公司 | 代理人 | 王志東 |
| 地址 | 100176北京市大興區(qū)北京經(jīng)濟(jì)技術(shù)開發(fā)區(qū)榮京東街3號(hào)1幢10層2單元821-1 | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本發(fā)明公開一種基于FPGA實(shí)現(xiàn)數(shù)據(jù)處理加速的系統(tǒng)及其加速方法，包括：SRIO總線模塊；SRIO多通道DMA接口模塊；DMA模塊；用戶加速算法模塊；SerDers模塊；光纖模塊。所述方法包括：步驟1，實(shí)現(xiàn)用戶加速算法模塊；步驟2，實(shí)現(xiàn)SRIO總線模塊；步驟3，實(shí)現(xiàn)DMA模塊；步驟4，DMA模塊進(jìn)行數(shù)據(jù)流向控制管理；步驟5，若干個(gè)DMA模塊與若干個(gè)用戶加速算法模塊之間一一對(duì)應(yīng)連接。所述系統(tǒng)及其加速方法通過可編程邏輯實(shí)現(xiàn)硬件加速功能可以滿足高度定制化的數(shù)據(jù)處理需求，將數(shù)據(jù)處理任務(wù)用門級(jí)電路實(shí)現(xiàn)可大大提高處理速度；另外，本發(fā)明中FPGA芯片通過SRIO總線和處理器直接連接，相比PCIe總線擁有更靈活的數(shù)據(jù)傳輸和拓?fù)渑渲谩?? |
