一種DDR2SDRAM控制器

基本信息

申請?zhí)?/td> CN201110276576.7 申請日 -
公開（公告）號 CN102339261B 公開（公告）日 2015-09-30
申請公布號 CN102339261B 申請公布日 2015-09-30
分類號 G06F13/16(2006.01)I 分類 計算；推算；計數(shù);
發(fā)明人 趙龍;任繼梅 申請（專利權(quán)）人 上海智翔信息科技發(fā)展有限公司
代理機構(gòu) 北京凱特來知識產(chǎn)權(quán)代理有限公司 代理人 上海智翔信息科技股份有限公司;上海智翔信息科技發(fā)展有限公司;上海世紀鼎利教育科技有限公司
地址 200436 上海市閘北區(qū)江場三路128號8樓
法律狀態(tài) -

摘要

摘要 本發(fā)明提供了一種DDR2SDRAM控制器，該控制器包括控制模塊用于發(fā)送控制信號，接收控制信號的反饋，并發(fā)送順序指令，確定操作狀態(tài)的轉(zhuǎn)換，為系統(tǒng)提供狀態(tài)指示信號；初始化模塊用于對DDR2SDRAM控制器及DDR2SDRAM進行初始化及寄存器的設(shè)置；配置模塊用于配置、控制和指示DDR2SDRAM控制器及DDR2SDRAM的狀態(tài)；數(shù)據(jù)通道模塊用于對讀寫數(shù)據(jù)進行調(diào)制解調(diào)，以及為DDR2SDRAM與主機端口提供數(shù)據(jù)；執(zhí)行模塊用于接收順序指令，并將順序指令中攜帶的地址解碼為段地址、行地址和列地址，以及根據(jù)指令信號判斷當前操作的類型，并選擇相應(yīng)的通道進行訪問。本發(fā)明隱藏了復(fù)雜的時序操作，能夠匹配多種DDR2SDRAM的內(nèi)存控制器。