用于存內(nèi)計算的乘法器數(shù)字電路、芯片、電子設(shè)備

基本信息

申請?zhí)?/td> CN202110970942.2 申請日 -
公開（公告）號 CN113655989A 公開（公告）日 2021-11-16
申請公布號 CN113655989A 申請公布日 2021-11-16
分類號 G06F7/52（2006.01）I 分類 計算；推算；計數(shù);
發(fā)明人 佘一奇;吳守道;鄭堅斌 申請（專利權(quán)）人 蘇州兆芯半導(dǎo)體科技有限公司
代理機構(gòu) 北京集佳知識產(chǎn)權(quán)代理有限公司 代理人 張振軍
地址 215125江蘇省蘇州市中國（江蘇）自由貿(mào)易試驗區(qū)蘇州片區(qū)蘇州工業(yè)園區(qū)星湖街328號創(chuàng)意產(chǎn)業(yè)園6-1002單元
法律狀態(tài) -

摘要

摘要 一種用于存內(nèi)計算的乘法器數(shù)字電路、芯片、電子設(shè)備，所述電路包括：至少一行乘法運算結(jié)構(gòu)，每行乘法運算結(jié)構(gòu)包括：輸入緩沖電路、存內(nèi)運算存儲單元、以及輸出緩沖電路；存內(nèi)運算存儲單元包括：一個傳輸單元和一個標(biāo)準(zhǔn)6T SRAM單元；所述標(biāo)準(zhǔn)6T SRAM單元用于寫入權(quán)值，傳輸單元用于實現(xiàn)權(quán)值與數(shù)字信號的乘法運算，并將得到的運算結(jié)果傳送給輸出緩沖電路。利用本發(fā)明方案，可以減少存內(nèi)計算所需晶體管的數(shù)量，進而減小存儲器的體積。