一種數(shù)據(jù)運算電路及存算一體芯片

基本信息

申請?zhí)?/td> CN202110705287.8 申請日 -
公開（公告）號 CN113345484A 公開（公告）日 2021-09-03
申請公布號 CN113345484A 申請公布日 2021-09-03
分類號 G11C7/12（2006.01）I;G11C8/08（2006.01）I;G11C7/10（2006.01）I 分類 信息存儲;
發(fā)明人 佘一奇;吳守道;鄭堅斌 申請（專利權）人 蘇州兆芯半導體科技有限公司
代理機構 北京蘭亭信通知識產權代理有限公司 代理人 趙永剛
地址 215125江蘇省蘇州市蘇州工業(yè)園區(qū)星湖街328號創(chuàng)意產業(yè)園11-103單元
法律狀態(tài) -

摘要

摘要 本發(fā)明提供了一種數(shù)據(jù)運算電路及存算一體芯片，該數(shù)據(jù)運算電路包括譯碼電路、查詢表陣列。譯碼電路包括被乘數(shù)輸入端、乘數(shù)輸入端、譯碼輸出端；被乘數(shù)輸入端的位寬為N1，輸入2種被乘數(shù)；乘數(shù)輸入端的位寬為N2，輸入2種乘數(shù)；譯碼輸出端的位寬為2，輸出2種譯碼輸出信號，每種譯碼輸出信號對應一種被乘數(shù)和乘數(shù)組合。查詢表陣列包括與譯碼輸出端連接的存儲陣列、以及讀出電路；存儲陣列中存儲有2種運算結果，每種運算結果為一種被乘數(shù)和乘數(shù)組合相乘所得的運算結果；讀出電路用于讀取存儲陣列中和該種譯碼輸出信號對應的運算結果。減少打開字線根數(shù)，減少對寫操作的干擾。無需進行大量的運算，縮短運算周期，減少能耗，提高運算效率。