用于光纖時(shí)間傳遞的多級數(shù)字精密時(shí)延控制方法及系統(tǒng)

基本信息

申請?zhí)?/td> CN202210190401.2 申請日 -
公開（公告）號(hào) CN114640346A 公開（公告）日 2022-06-17
申請公布號(hào) CN114640346A 申請公布日 2022-06-17
分類號(hào) H03L7/081（2006.01）I 分類 基本電子電路;
發(fā)明人 劉博;劉濤;張首剛;董瑞芳;郭新興;孔維成;李博 申請（專利權(quán)）人 中國科學(xué)院國家授時(shí)中心
代理機(jī)構(gòu) 西安通大專利代理有限責(zé)任公司 代理人 -
地址 710600陜西省西安市臨潼區(qū)驪山街道書院東路三號(hào)國家授時(shí)中心
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種用于光纖時(shí)間傳遞的多級數(shù)字精密時(shí)延控制方法及系統(tǒng)，所述方法包括：步驟1，獲取初始時(shí)延控制量；步驟2，基于初始時(shí)延控制量獲得FPGA移相的整數(shù)倍時(shí)鐘周期，根據(jù)FPGA移相的整數(shù)倍時(shí)鐘周期進(jìn)行補(bǔ)償；步驟3，判斷更新時(shí)延控制量是否處于預(yù)設(shè)閾值范圍內(nèi)；若否則跳轉(zhuǎn)執(zhí)行步驟4，若是則跳轉(zhuǎn)執(zhí)行步驟5；步驟4，基于更新時(shí)延控制量獲得FPGA移相的整數(shù)倍時(shí)鐘周期，根據(jù)FPGA移相的整數(shù)倍時(shí)鐘周期進(jìn)行補(bǔ)償，并跳轉(zhuǎn)執(zhí)行步驟3；步驟5，根據(jù)更新時(shí)延控制量采用DPLL進(jìn)行移相。本發(fā)明通過FPGA技術(shù)和DPLL移相技術(shù)的結(jié)合，能夠?qū)崿F(xiàn)相位時(shí)延的粗調(diào)和細(xì)調(diào)，可實(shí)現(xiàn)大范圍時(shí)延的多級數(shù)字精密時(shí)延控制。