一種用于降低多核處理器加載延時(shí)的方法、系統(tǒng)及裝置

基本信息

申請?zhí)?/td> CN202111122610.5 申請日 -
公開（公告）號 CN113835673A 公開（公告）日 2021-12-24
申請公布號 CN113835673A 申請公布日 2021-12-24
分類號 G06F5/06（2006.01）I;G06F9/38（2006.01）I;G06F9/4401（2018.01）I;G06F9/54（2006.01）I 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 韓新輝;王飛 申請（專利權(quán)）人 蘇州睿芯集成電路科技有限公司
代理機(jī)構(gòu) 北京科龍寰宇知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 代理人 孫皓晨
地址 215125江蘇省蘇州市中國（江蘇）自由貿(mào)易試驗(yàn)區(qū)蘇州片區(qū)蘇州工業(yè)園區(qū)星湖街328號創(chuàng)意產(chǎn)業(yè)園6-9F-203工位（集群登記）
法律狀態(tài) -

摘要

摘要 本發(fā)明提供了一種用于降低多核處理器加載延時(shí)的方法、系統(tǒng)及裝置，該方法包括：在多核CPU架構(gòu)中設(shè)置TPHB區(qū)域，所述TPHB區(qū)域是一個(gè)緩沖存儲(chǔ)區(qū)；當(dāng)CPU請求與其他請求仲裁標(biāo)簽流水線獲勝，并命中緩存后，參與數(shù)據(jù)流水線仲裁，若CPU請求參與所述數(shù)據(jù)流水線仲裁失敗，則將CPU請求導(dǎo)入所述TPHB區(qū)域，繼續(xù)參與數(shù)據(jù)流水線仲裁；直至CPU請求在參與數(shù)據(jù)流水線仲裁中獲勝，訪問數(shù)據(jù)存儲(chǔ)器，并返回相應(yīng)的數(shù)據(jù)，完成加載。本方案能夠有效提升針對加載的數(shù)據(jù)處理效率，實(shí)現(xiàn)簡便，不增加額外的硬件資源消耗。