基于FPGA內(nèi)部的一種模擬并行接口電路及其實(shí)現(xiàn)方法

基本信息

申請(qǐng)?zhí)?/td> CN201110452701.5 申請(qǐng)日 -
公開(kāi)（公告）號(hào) CN102594331B 公開(kāi)（公告）日 2014-10-01
申請(qǐng)公布號(hào) CN102594331B 申請(qǐng)公布日 2014-10-01
分類(lèi)號(hào) H03K19/0175(2006.01)I 分類(lèi) 基本電子電路;
發(fā)明人 張杭;嚴(yán)結(jié)實(shí);劉呂娜 申請(qǐng)（專(zhuān)利權(quán)）人 西安西電自動(dòng)化控制系統(tǒng)有限責(zé)任公司
代理機(jī)構(gòu) 西安通大專(zhuān)利代理有限責(zé)任公司 代理人 徐文權(quán)
地址 710075 陜西省西安市唐興路7號(hào)
法律狀態(tài) -

摘要

摘要 本發(fā)明提供了一種基于FPGA內(nèi)部的一種模擬并行接口電路及其實(shí)現(xiàn)方法，包括讀寫(xiě)和選通產(chǎn)生模塊、UFM地址、數(shù)據(jù)產(chǎn)生模塊、UFM察除信號(hào)產(chǎn)生模塊、UFM模塊，以及數(shù)據(jù)鎖存模塊，CPU產(chǎn)生的讀、寫(xiě)信號(hào)、在讀寫(xiě)和選通產(chǎn)生模塊內(nèi)經(jīng)延時(shí)和整形處理后生成滿(mǎn)足UFM時(shí)序要求的讀、寫(xiě)信號(hào)以及讀、寫(xiě)選通信號(hào)，UFM地址、數(shù)據(jù)產(chǎn)生模塊根據(jù)讀、寫(xiě)選通信號(hào)生成地址總線(xiàn)或地址總線(xiàn)和數(shù)據(jù)總線(xiàn)，其中，寫(xiě)信號(hào)的地址總線(xiàn)和數(shù)據(jù)總線(xiàn)上對(duì)應(yīng)的內(nèi)容被保存在UFM模塊內(nèi)，讀信號(hào)的地址總線(xiàn)上的內(nèi)容在讀信號(hào)有效的情況下被鎖存在數(shù)據(jù)鎖存模塊內(nèi)。通過(guò)本發(fā)明接口電路，外部CPU可以直接訪(fǎng)問(wèn)UFM，實(shí)現(xiàn)隨時(shí)存取數(shù)據(jù)的目的。