串并轉(zhuǎn)換對齊電路及方法

基本信息

申請?zhí)?/td> CN202110703657.4 申請日 -
公開（公告）號 CN113364468A 公開（公告）日 2021-09-07
申請公布號 CN113364468A 申請公布日 2021-09-07
分類號 H03M9/00（2006.01）I 分類 基本電子電路;
發(fā)明人 周航;吳召雷;范方平;王永輝 申請（專利權(quán)）人 成都納能微電子有限公司
代理機構(gòu) 成都百川興盛知識產(chǎn)權(quán)代理有限公司 代理人 王云春;夏曉明
地址 610041四川省成都市中國（四川）自由貿(mào)易試驗區(qū)成都高新區(qū)益州大道中段1800號1棟7層704號
法律狀態(tài) -

摘要

摘要 本申請公開一種串并轉(zhuǎn)換對齊電路及方法，包括：串并轉(zhuǎn)換模塊，其用于響應于第一時鐘信號將串行數(shù)據(jù)接收，響應于第二時鐘信號將所接收的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，其中，所轉(zhuǎn)換成的并行數(shù)據(jù)的位數(shù)為N位，N為正整數(shù)；邏輯判斷模塊，其用于當所轉(zhuǎn)換成的并行數(shù)據(jù)的所有位數(shù)中至少一位的電平與對齊碼型的對應位數(shù)的電平不相同時生成對齊指示信號，其中，對齊碼型是指用于與并行數(shù)據(jù)對齊的特征碼型；時鐘生成模塊，其用于收到對齊指示信號時將所述第一時鐘信號進行N+1分頻生成所述第二時鐘信號。它能減小功耗和版圖資源。