一種電壓檢測(cè)延時(shí)屏蔽電路

基本信息

申請(qǐng)?zhí)?/td> CN201510883136.6 申請(qǐng)日 -
公開（公告）號(hào) CN105610419A 公開（公告）日 2016-05-25
申請(qǐng)公布號(hào) CN105610419A 申請(qǐng)公布日 2016-05-25
分類號(hào) H03K17/28(2006.01)I;H03K19/0185(2006.01)I 分類 基本電子電路;
發(fā)明人 周堯;劉桂芝;黃年亞;王冬峰 申請(qǐng)（專利權(quán)）人 無錫矽林威電子有限公司
代理機(jī)構(gòu) 北京聯(lián)瑞聯(lián)豐知識(shí)產(chǎn)權(quán)代理事務(wù)所（普通合伙） 代理人 無錫矽林威電子有限公司
地址 214000 江蘇省無錫市無錫國家高新技術(shù)產(chǎn)業(yè)開發(fā)區(qū)長(zhǎng)江路21號(hào)信息產(chǎn)業(yè)科技園F座-樓
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種電壓檢測(cè)延時(shí)屏蔽電路，包括第一NMOS管、第二NMOS管、第三NMOS管、第四PMOS管和第五PMOS管；所述第一NMOS管、第二NMOS管和第三NMOS管構(gòu)成為整個(gè)電路提供偏置電流的電流鏡；所述第四PMOS管的源極與輸入電壓信號(hào)VIN連接，所述第五PMOS管的源極與輸入電壓信號(hào)TEST?PIN連接；所述第四PMOS管的漏極與所述第二NMOS管的漏極連接；所述第五PMOS管的漏極與所述第三NMOS管的漏極連接；所述第五PMOS管的柵極分別與所述第四PMOS管的柵極和漏極連接。本發(fā)明電路輸出信號(hào)時(shí)，當(dāng)輸出信號(hào)為高時(shí)，屏蔽內(nèi)部延時(shí)；輸出為低電平時(shí)，內(nèi)部延時(shí)電路正常工作。