針對高速AD/DA芯片的多芯片同步電路、系統(tǒng)及方法
基本信息
| 申請?zhí)?/td> | CN202010336383.5 | 申請日 | - |
| 公開（公告）號 | CN111262578A | 公開（公告）日 | 2020-06-09 |
| 申請公布號 | CN111262578A | 申請公布日 | 2020-06-09 |
| 分類號 | H03L7/08(2006.01)I | 分類 | 基本電子電路; |
| 發(fā)明人 | 李國儒;陳旭斌 | 申請（專利權(quán)）人 | 杭州城芯科技有限公司 |
| 代理機構(gòu) | 北京格允知識產(chǎn)權(quán)代理有限公司 | 代理人 | 張莉瑜 |
| 地址 | 310000浙江省杭州市西湖區(qū)三墩鎮(zhèn)西園三路3號5樓504室 | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本發(fā)明涉及集成電路技術(shù)領域，尤其涉及一種針對高速AD/DA芯片的多芯片同步電路、系統(tǒng)及方法，該同步電路包括鑒頻電路、環(huán)路濾波器、振蕩器、第一整數(shù)分頻網(wǎng)絡、第二整數(shù)分頻網(wǎng)絡和延時采樣電路；鑒頻電路的輸入為參考時鐘和第一整數(shù)分頻網(wǎng)絡的輸出之一，構(gòu)成鎖相環(huán)；第一整數(shù)分頻網(wǎng)絡的輸出為環(huán)路分頻時鐘，與參考時鐘同步；延時采樣電路的輸入為同步信號、第一整數(shù)分頻網(wǎng)絡輸出的時鐘，輸出為復位信號；第二整數(shù)分頻網(wǎng)絡的輸入為復位信號，第一整數(shù)分頻網(wǎng)絡輸出的時鐘，輸出為非環(huán)路分頻時鐘。本發(fā)明無需芯片外供高頻采樣時鐘，也無需芯片限定輸入的參考時鐘與同步信號的時序，能夠盡量簡化同步時鐘網(wǎng)絡，且易于擴展。?? |
