含多芯片封裝結(jié)構(gòu)的芯片排列布線方法、裝置及電子設(shè)備

基本信息

申請?zhí)?/td> CN202010208366.3 申請日 -
公開（公告）號 CN111354718A 公開（公告）日 2020-06-30
申請公布號 CN111354718A 申請公布日 2020-06-30
分類號 H01L25/07(2006.01)I 分類 -
發(fā)明人 姚大平 申請（專利權(quán)）人 江蘇中科智芯集成科技有限公司
代理機構(gòu) 北京三聚陽光知識產(chǎn)權(quán)代理有限公司 代理人 江蘇中科智芯集成科技有限公司
地址 221000江蘇省徐州市經(jīng)濟技術(shù)開發(fā)區(qū)軟件園E1棟904室
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種含多芯片封裝結(jié)構(gòu)的芯片排列布線方法、裝置及電子設(shè)備，該方法包括：獲取待封裝的每顆芯片的關(guān)鍵信號引腳的位置信息以及關(guān)鍵信號引腳之間的導(dǎo)電互連信息；根據(jù)位置信息和導(dǎo)電互連信息對多顆芯片進行排布，使封裝結(jié)構(gòu)內(nèi)各芯片的關(guān)鍵信號引腳之間的導(dǎo)電互連距離的總值最小。通過施行該方法，能夠使各芯片之間需要導(dǎo)電互連的關(guān)鍵信號引腳之間的總的互連導(dǎo)線最短，也即，能夠使封裝結(jié)構(gòu)內(nèi)芯片之間傳輸?shù)年P(guān)鍵信號的損耗最小，使封裝結(jié)構(gòu)能夠滿足高性能封裝的要求。??