MRAM陣列的測試電路

基本信息

申請?zhí)?/td> CN201910663110.9 申請日 -
公開（公告）號 CN112259153B 公開（公告）日 2022-06-24
申請公布號 CN112259153B 申請公布日 2022-06-24
分類號 G11C29/56 分類 信息存儲;
發(fā)明人 熊保玉;劉少鵬;何世坤 申請（專利權）人 中電?？导瘓F有限公司
代理機構 北京蘭亭信通知識產權代理有限公司 代理人 孫峰芳
地址 311121 浙江省杭州市余杭區(qū)文一西路1500號1幢311室
法律狀態(tài) -

摘要

摘要 本發(fā)明提供一種MRAM陣列的測試電路，包括：字線譯碼器、行選擇器以及測試陣列，所述測試陣列的其中一列為測試列，所述測試陣列的全部行以每兩行為一組合行，所述測試列上的位于每個組合行的第一行上的存儲單元為測試單元，所述測試單元的MTJ底電極連接至所在組合行的第二行的字線，該字線作為測試信號線輸出測試信號，其中，所述字線譯碼器，用于根據(jù)輸入的地址信號，選中所述測試陣列的其中一組合行的第一行的字線，該字線在選中后被拉高；所述行選擇器，用于根據(jù)所述字線譯碼器的選擇結果，將選中的組合行的第二行的字線選擇連接至測試信號端。本發(fā)明能夠對MRAM陣列中的其中一列上的多個存儲單元進行參數(shù)測試。