MRAM陣列的測(cè)試電路
基本信息
| 申請(qǐng)?zhí)?/td> | 2019106622415 | 申請(qǐng)日 | - |
| 公開（公告）號(hào) | CN112259152A | 公開（公告）日 | 2021-01-22 |
| 申請(qǐng)公布號(hào) | CN112259152A | 申請(qǐng)公布日 | 2021-01-22 |
| 分類號(hào) | G11C29/56(2006.01)I | 分類 | 信息存儲(chǔ); |
| 發(fā)明人 | 熊保玉;劉少鵬;何世坤 | 申請(qǐng)（專利權(quán)）人 | 中電?？导瘓F(tuán)有限公司 |
| 代理機(jī)構(gòu) | 北京蘭亭信通知識(shí)產(chǎn)權(quán)代理有限公司 | 代理人 | 孫峰芳 |
| 地址 | 311121浙江省杭州市余杭區(qū)文一西路1500號(hào)1幢311室 | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本發(fā)明提供一種MRAM陣列的測(cè)試電路，包括：列譯碼器、列選擇器、字線譯碼器、行選擇器以及測(cè)試陣列，測(cè)試陣列的一條對(duì)角線上的存儲(chǔ)單元為測(cè)試單元，所述測(cè)試單元的MTJ底電極連接至晶體管漏極，且所述測(cè)試單元的MTJ底電極連接至所述測(cè)試單元所在行的的測(cè)試信號(hào)線，除所述測(cè)試單元以外的存儲(chǔ)單元的MTJ底電極與晶體管漏極處于斷開狀態(tài)，且MTJ底電極和晶體管漏極浮空；通過(guò)列譯碼器和列選擇器，將位線信號(hào)端和源線信號(hào)端選擇連接至測(cè)試單元所在列的位線和源線；通過(guò)字線譯碼器和行選擇器，將測(cè)試單元所在行的測(cè)試信號(hào)線選擇連接至測(cè)試信號(hào)端。本發(fā)明能夠?qū)RAM陣列中的一條對(duì)角線上的多個(gè)存儲(chǔ)單元進(jìn)行參數(shù)測(cè)試。?? |
