MRAM陣列的測試電路

基本信息

申請?zhí)?/td> CN201910662234.5 申請日 -
公開（公告）號 CN112259151B 公開（公告）日 2022-06-24
申請公布號 CN112259151B 申請公布日 2022-06-24
分類號 G11C29/56 分類 信息存儲;
發(fā)明人 熊保玉;劉少鵬;何世坤 申請（專利權(quán)）人 中電?？导瘓F有限公司
代理機構(gòu) 北京蘭亭信通知識產(chǎn)權(quán)代理有限公司 代理人 孫峰芳
地址 311121 浙江省杭州市余杭區(qū)文一西路1500號1幢311室
法律狀態(tài) -

摘要

摘要 本發(fā)明提供一種MRAM陣列的測試電路，包括：列譯碼器、列選擇器以及測試陣列，所述測試陣列的其中一行為測試行，所述測試陣列的全部列以每兩列為一組合列，所述測試行上的位于每個組合列的第一列上的存儲單元為測試單元，所述測試單元的MTJ底電極連接至所在組合列的第二列的源線，該源線作為測試信號線輸出測試信號，其中，所述列譯碼器，用于根據(jù)輸入的地址信號，輸出列選擇線信號；所述列選擇器，用于根據(jù)列選擇線信號，將位線信號端、源線信號端以及測試信號端選擇連接至所述測試陣列的其中一組合列的第一列的位線、第一列的源線以及第二列的源線。本發(fā)明能夠?qū)RAM陣列中的其中一行上的多個存儲單元進行參數(shù)測試。