MRAM陣列的測(cè)試電路
基本信息
| 申請(qǐng)?zhí)?/td> | 2019106631109 | 申請(qǐng)日 | - |
| 公開(kāi)（公告）號(hào) | CN112259153A | 公開(kāi)（公告）日 | 2021-01-22 |
| 申請(qǐng)公布號(hào) | CN112259153A | 申請(qǐng)公布日 | 2021-01-22 |
| 分類號(hào) | G11C29/56(2006.01)I | 分類 | 信息存儲(chǔ); |
| 發(fā)明人 | 熊保玉;劉少鵬;何世坤 | 申請(qǐng)（專利權(quán)）人 | 中電?？导瘓F(tuán)有限公司 |
| 代理機(jī)構(gòu) | 北京蘭亭信通知識(shí)產(chǎn)權(quán)代理有限公司 | 代理人 | 孫峰芳 |
| 地址 | 311121浙江省杭州市余杭區(qū)文一西路1500號(hào)1幢311室 | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本發(fā)明提供一種MRAM陣列的測(cè)試電路，包括：字線譯碼器、行選擇器以及測(cè)試陣列，所述測(cè)試陣列的其中一列為測(cè)試列，所述測(cè)試陣列的行以每?jī)尚袨橐唤M合行，所述測(cè)試列上的位于每個(gè)組合行的第一行上的存儲(chǔ)單元為測(cè)試單元，所述測(cè)試單元的MTJ底電極連接至所在組合行的第二行的字線，該字線作為測(cè)試信號(hào)線輸出測(cè)試信號(hào)，其中，所述字線譯碼器，用于根據(jù)輸入的地址信號(hào)，選中所述測(cè)試陣列的其中一組合行的第一行的字線，該字線在選中后被拉高；所述行選擇器，用于根據(jù)所述字線譯碼器的選擇結(jié)果，將選中的組合行的第二行的字線選擇連接至測(cè)試信號(hào)端。本發(fā)明能夠?qū)RAM陣列中的其中一列上的多個(gè)存儲(chǔ)單元進(jìn)行參數(shù)測(cè)試。?? |
