基于FPGA實(shí)現(xiàn)的萬(wàn)兆網(wǎng)TCP協(xié)議卸載引擎TOE的系統(tǒng)

基本信息

申請(qǐng)?zhí)?/td> CN201610022115.X 申請(qǐng)日 -
公開(kāi)（公告）號(hào) CN105516191B 公開(kāi)（公告）日 2019-08-20
申請(qǐng)公布號(hào) CN105516191B 申請(qǐng)公布日 2019-08-20
分類(lèi)號(hào) H04L29/06（2006.01）I 分類(lèi) 電通信技術(shù);
發(fā)明人 劉峰; 李峰 申請(qǐng)（專(zhuān)利權(quán)）人 成都市智訊聯(lián)創(chuàng)科技有限責(zé)任公司
代理機(jī)構(gòu) 成都頂峰專(zhuān)利事務(wù)所（普通合伙） 代理人 成都市智訊聯(lián)創(chuàng)科技有限責(zé)任公司
地址 610000 四川省成都市武侯區(qū)武侯新城管委會(huì)武青南路33號(hào)2層204號(hào)
法律狀態(tài) -

摘要

摘要 本發(fā)明公開(kāi)了一種基于FPGA實(shí)現(xiàn)的萬(wàn)兆網(wǎng)TCP協(xié)議卸載引擎TOE的系統(tǒng)。本發(fā)明包括用于實(shí)現(xiàn)TCP/IP協(xié)議棧及萬(wàn)兆網(wǎng)MAC層的FPGA，與FPGA相連的萬(wàn)兆網(wǎng)PHY芯片，與FPGA相連并用于充當(dāng)萬(wàn)兆網(wǎng)傳輸介質(zhì)的10G光收發(fā)模塊，以及與FPGA相連用于數(shù)據(jù)緩存的DDR外部存儲(chǔ)器。本發(fā)明創(chuàng)新性地采用FPGA實(shí)現(xiàn)TCP/IP協(xié)議棧，通過(guò)硬件的方式來(lái)替代了傳統(tǒng)處理器加操作系統(tǒng)實(shí)現(xiàn)的軟TCP/IP協(xié)議棧。本發(fā)明既有效提高了TCP/IP協(xié)議棧的處理速度，又實(shí)現(xiàn)了萬(wàn)兆網(wǎng)絡(luò)傳輸?shù)钠椒€(wěn)均衡性，最主要實(shí)現(xiàn)了計(jì)算機(jī)應(yīng)用與網(wǎng)絡(luò)協(xié)議的分離。