一種參數(shù)化緩存數(shù)字電路微架構(gòu)及其設(shè)計(jì)方法

基本信息

申請?zhí)?/td> CN202110626546.8 申請日 -
公開（公告）號 CN113435148A 公開（公告）日 2021-09-24
申請公布號 CN113435148A 申請公布日 2021-09-24
分類號 G06F30/327（2020.01）I;G06F115/10（2020.01）N 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 王俊 申請（專利權(quán)）人 上海天數(shù)智芯半導(dǎo)體有限公司
代理機(jī)構(gòu) 南京鐘山專利代理有限公司 代理人 蘇良
地址 201100上海市閔行區(qū)陳行公路2388號3幢101-5室
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種參數(shù)化緩存數(shù)字電路微架構(gòu)及其設(shè)計(jì)方法，其將一些系統(tǒng)量化參數(shù)轉(zhuǎn)化為自定義設(shè)計(jì)參數(shù)，并用自定義設(shè)計(jì)參數(shù)實(shí)現(xiàn)參數(shù)化設(shè)計(jì)。在系統(tǒng)要求有變時，無需更改緩存子模塊內(nèi)部邏輯設(shè)計(jì)，依賴自定義參數(shù)改變一些子模塊的接口數(shù)量、子模塊實(shí)例化數(shù)量、存儲器深度等就可以滿足不同系統(tǒng)條件對緩存的需求。本發(fā)明是個較通用化的緩存微架構(gòu)，利用本發(fā)明能夠縮短緩存數(shù)字設(shè)計(jì)模塊開發(fā)周期。