一種基于重加密算法的FPGA虛擬IO片間互連數(shù)字電路

基本信息

申請(qǐng)?zhí)?/td> CN201510388804.8 申請(qǐng)日 -
公開(kāi)（公告）號(hào) CN105119715B 公開(kāi)（公告）日 2018-04-03
申請(qǐng)公布號(hào) CN105119715B 申請(qǐng)公布日 2018-04-03
分類(lèi)號(hào) H04L9/06 分類(lèi) 電通信技術(shù);
發(fā)明人 宋宇鯤;楊滔;張多利;耿羅鋒;陳迎春 申請(qǐng)（專(zhuān)利權(quán)）人 合肥海本藍(lán)科技有限公司
代理機(jī)構(gòu) 安徽省合肥新安專(zhuān)利代理有限責(zé)任公司 代理人 陸麗莉;何梅生
地址 230009 安徽省合肥市包河區(qū)屯溪路193號(hào)
法律狀態(tài) -

摘要

摘要 本發(fā)明公開(kāi)了一種基于重加密算法的FPGA虛擬IO片間互連數(shù)字電路，其特征是包括：發(fā)送端數(shù)字電路、接收端數(shù)字電路和時(shí)鐘生成模塊；發(fā)送端數(shù)字電路包括明文數(shù)據(jù)生成邏輯、第一異步FIFO、頭同步LFSR加密模塊、第二異步FIFO、AES加密模塊、并串轉(zhuǎn)換模塊、串行器和OBUFDS模塊；接收端數(shù)字電路包括解串器、IBUFGDS模塊、串并轉(zhuǎn)換模塊、第三異步FIFO寫(xiě)控制邏輯、第三異步FIFO、AES解密模塊、第四異步FIFO、頭同步LFSR解密模塊和明文數(shù)據(jù)接收邏輯。本發(fā)明通過(guò)穩(wěn)定有效的重加密算法，實(shí)現(xiàn)對(duì)FPGA虛擬IO片間互連數(shù)據(jù)傳輸過(guò)程中的加解密。