集成電路仿真設(shè)計方法及裝置、計算裝置和存儲介質(zhì)

基本信息

申請?zhí)?/td> CN202111480764.1 申請日 -
公開（公告）號 CN114218725A 公開（公告）日 2022-03-22
申請公布號 CN114218725A 申請公布日 2022-03-22
分類號 G06F30/18（2020.01）I;G06F30/33（2020.01）I;G06F17/16（2006.01）I 分類 計算；推算；計數(shù);
發(fā)明人 張藜月;劉強(qiáng) 申請（專利權(quán)）人 成都華大九天科技有限公司
代理機(jī)構(gòu) 北京成創(chuàng)同維知識產(chǎn)權(quán)代理有限公司 代理人 蔡純;劉靜
地址 610200四川省成都市雙流區(qū)東升街道花園社區(qū)銀河路596號科研綜合樓13層
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種集成電路仿真設(shè)計方法及裝置、計算裝置和存儲介質(zhì)。根據(jù)本發(fā)明實施例的集成電路仿真設(shè)計方法包括采用原始S參數(shù)矩陣代表端口網(wǎng)絡(luò)；對所述原始S參數(shù)矩陣進(jìn)行約簡處理，以得到約簡S參數(shù)矩陣；根據(jù)所述約簡S參數(shù)矩陣進(jìn)行仿真設(shè)計，其中，所述約簡處理包括根據(jù)所述原始S參數(shù)矩陣和約簡端口得到所述約簡S參數(shù)矩陣，其中，所述約簡端口包括短接端口、浮空端口和接地端口中的至少一種。根據(jù)本發(fā)明實施例的集成電路仿真設(shè)計方法及裝置、計算裝置和存儲介質(zhì)，能夠減小S參數(shù)矩陣的規(guī)模，減輕運(yùn)算量與存儲量，提高工作效率。