基于時序的多裸片F(xiàn)PGA的網(wǎng)表分割方法

基本信息

申請?zhí)?/td> CN202110429301.6 申請日 -
公開（公告）號 CN113128152A 公開（公告）日 2021-07-16
申請公布號 CN113128152A 申請公布日 2021-07-16
分類號 G06F30/347 分類 計算；推算；計數(shù);
發(fā)明人 杜學軍;惠鋒;虞健;劉佩;董志丹 申請（專利權(quán)）人 無錫中微億芯有限公司
代理機構(gòu) 無錫華源專利商標事務所（普通合伙） 代理人 過顧佳;聶啟新
地址 214000 江蘇省無錫市建筑西路777號B1幢2層
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種基于時序的多裸片F(xiàn)PGA的網(wǎng)表分割方法，涉及FPGA技術(shù)領域，該方法在對用戶輸入網(wǎng)表分割得到初始分配結(jié)果后，根據(jù)各個待優(yōu)化節(jié)點在當前分配結(jié)果下的時序代價值從大到小的順序依次遍歷，并根據(jù)與其存在直接連接關(guān)系的相鄰節(jié)點的分配結(jié)果之間的關(guān)系確定將待優(yōu)化節(jié)點重新分配到其他各個子網(wǎng)表后的時序代價值，并調(diào)整各個待優(yōu)化節(jié)點的分配結(jié)果使其分配到時序代價值最小的子網(wǎng)表中，以此循環(huán)更新得到各個子網(wǎng)表，該方法可以減少分割得到的子網(wǎng)表之間的跨子網(wǎng)表次數(shù)，尤其減少關(guān)鍵路徑的跨子網(wǎng)表次數(shù)，進而減少關(guān)鍵路徑時延，優(yōu)化設計的時序，提升整體設計的速度。