基于時間域的存內(nèi)乘法電路和基于時間域的存內(nèi)乘加電路

基本信息

申請?zhí)?/td> CN202110821811.8 申請日 -
公開（公告）號 CN113268220A 公開（公告）日 2021-08-17
申請公布號 CN113268220A 申請公布日 2021-08-17
分類號 G06F7/544 分類 計算；推算；計數(shù);
發(fā)明人 常亮;楊思琪;司鑫;沈朝暉;陳亮;吳強 申請（專利權(quán)）人 南京后摩智能科技有限公司
代理機構(gòu) 北京思源智匯知識產(chǎn)權(quán)代理有限公司 代理人 毛麗琴
地址 210046 江蘇省南京市棲霞區(qū)經(jīng)濟技術(shù)開發(fā)區(qū)興智路6號興智科技園C棟第18層1807室
法律狀態(tài) -

摘要

摘要 本公開實施例公開了一種基于時間域的存內(nèi)乘法電路和基于時間域的存內(nèi)乘加電路、芯片、計算裝置，其中，該存內(nèi)乘法電路包括：第一預(yù)設(shè)數(shù)量個數(shù)據(jù)存儲單元、數(shù)據(jù)輸入接口、脈沖輸入接口、脈沖輸出接口、第二預(yù)設(shè)數(shù)量個延遲單元和第二預(yù)設(shè)數(shù)量個延遲控制單元，各個延遲單元串行連接；延遲控制單元的兩個輸入端口分別連接數(shù)據(jù)輸入接口和對應(yīng)的數(shù)據(jù)存儲單元，延遲控制單元的輸出端口連接對應(yīng)的延遲單元；延遲單元用于根據(jù)對應(yīng)的延遲控制單元輸出的數(shù)值，確定是否開啟脈寬調(diào)整；第二預(yù)設(shè)數(shù)量個延遲單元中排在首位和末位的延遲單元分別與脈沖輸入接口和脈沖輸出接口連接。本公開實施例降低了存內(nèi)計算電路的功耗，提高了存內(nèi)計算電路的集成度。