一種基于ATE芯片測(cè)試的同步方法和系統(tǒng)

基本信息

申請(qǐng)?zhí)?/td> CN202110648250.6 申請(qǐng)日 -
公開(kāi)（公告）號(hào) CN113407396A 公開(kāi)（公告）日 2021-09-17
申請(qǐng)公布號(hào) CN113407396A 申請(qǐng)公布日 2021-09-17
分類(lèi)號(hào) G06F11/22（2006.01）I 分類(lèi) 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 鄔剛;莫保健 申請(qǐng)（專(zhuān)利權(quán)）人 杭州加速科技有限公司
代理機(jī)構(gòu) 浙江杭知橋律師事務(wù)所 代理人 陳麗霞
地址 310000浙江省杭州市余杭區(qū)余杭街道文一西路1818-1號(hào)1幢103M室
法律狀態(tài) -

摘要

摘要 本發(fā)明涉及ATE芯片測(cè)試技術(shù)，公開(kāi)了一種基于ATE芯片測(cè)試的同步方法和系統(tǒng)，其包括主控CPU下發(fā)芯片測(cè)試程序至主控FPGA，主控FPGA發(fā)送芯片測(cè)試程序至業(yè)務(wù)板，業(yè)務(wù)板上的FPGA芯片測(cè)試執(zhí)行模塊同步啟動(dòng)測(cè)試；業(yè)務(wù)板FPGA芯片測(cè)試執(zhí)行模塊進(jìn)行測(cè)試程序的運(yùn)行；業(yè)務(wù)板FPGA芯片測(cè)試執(zhí)行模塊對(duì)芯片測(cè)試結(jié)果進(jìn)行判斷，成功則測(cè)試結(jié)果信號(hào)置高，否則測(cè)試結(jié)果信號(hào)置低；FPGA芯片測(cè)試執(zhí)行模塊將測(cè)試結(jié)果通過(guò)背板同步至主控板FPGA的同步控制模塊；本發(fā)明通過(guò)減少ATE設(shè)備在芯片過(guò)程中數(shù)據(jù)采集與數(shù)據(jù)分析的時(shí)間，將部分測(cè)試結(jié)果判斷動(dòng)作放在業(yè)務(wù)板中實(shí)現(xiàn)，從而提高芯片測(cè)試效率，降低測(cè)試成本。