一種FPGA片間低速并行異步通信方法及通信系統(tǒng)

基本信息

申請(qǐng)?zhí)?/td> CN202111022839.1 申請(qǐng)日 -
公開（公告）號(hào) CN113726693A 公開（公告）日 2021-11-30
申請(qǐng)公布號(hào) CN113726693A 申請(qǐng)公布日 2021-11-30
分類號(hào) H04L12/933（2013.01）I;G06F13/40（2006.01）I;G06F13/42（2006.01）I 分類 電通信技術(shù);
發(fā)明人 劉國成;顧大曄;王秋實(shí);周樂 申請(qǐng)（專利權(quán)）人 安徽芯紀(jì)元科技有限公司
代理機(jī)構(gòu) 合肥律眾知識(shí)產(chǎn)權(quán)代理有限公司 代理人 趙娟
地址 230000安徽省合肥市高新區(qū)習(xí)友路3366號(hào)博微產(chǎn)業(yè)園系統(tǒng)協(xié)同中心7樓
法律狀態(tài) -

摘要

摘要 本發(fā)明提出一種FPGA片間低速并行異步通信方法及通信系統(tǒng)，對(duì)發(fā)送端工作時(shí)鐘clk1進(jìn)行n分頻處理，得到發(fā)送端分頻時(shí)鐘clk_div1；發(fā)送端與接收端進(jìn)行數(shù)據(jù)傳輸前進(jìn)行鏈路同步，在完成鏈路同步后，發(fā)送端將clk1時(shí)鐘域的大位寬數(shù)據(jù)，轉(zhuǎn)換成低頻的clk_div1時(shí)鐘域的小位寬數(shù)據(jù)，再逐個(gè)發(fā)送出去，接收端再用接收端工作時(shí)鐘clk2采樣接收到的clk_div1時(shí)鐘域的數(shù)據(jù)，將數(shù)據(jù)恢復(fù)到clk2時(shí)鐘域。本發(fā)明采用FPGA片間低速并行異步通信，在待傳輸數(shù)據(jù)位寬很大且信號(hào)跳變頻率較小的情況下，完成不同片間/板間FPGA之間的異步通信和數(shù)據(jù)傳輸。