一種浮柵型分柵閃存工藝方法

基本信息

申請?zhí)?/td> CN202111344785.0 申請日 -
公開（公告）號 CN114171530A 公開（公告）日 2022-03-11
申請公布號 CN114171530A 申請公布日 2022-03-11
分類號 H01L27/11521（2017.01）I;H01L27/11517（2017.01）I 分類 基本電氣元件;
發(fā)明人 許昭昭;陳華倫;錢文生 申請（專利權(quán)）人 華虹半導(dǎo)體（無錫）有限公司
代理機構(gòu) 上海浦一知識產(chǎn)權(quán)代理有限公司 代理人 劉昌榮
地址 214028江蘇省無錫市新吳區(qū)新洲路30號
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種浮柵型分柵閃存工藝方法，其工藝方法步驟如下：S1:定義浮柵閃存和外圍邏輯區(qū)的有源區(qū)；S2:去除氮化硅層，依次形成氧化硅層、氮化硅層、犧牲氧化硅層、氮化硅層；S3:沉積形成多晶硅層并進行各項異性刻蝕形成第一側(cè)墻控制柵；S4:沉積并刻蝕形成第二側(cè)墻介質(zhì)層；S5:刻蝕去除開口內(nèi)的浮柵多晶硅層；S6:進行熱氧化在選擇柵極多晶硅層頂端形成保護刻蝕；S7:注入形成輕摻雜漏Halo離子注入層；S8:進行源漏重摻雜注入形成源漏重摻雜離子注入層。本發(fā)明中的控制柵是通過各項同性沉積和各項異性刻蝕多晶硅層來形成第一側(cè)墻控制柵多晶硅；本發(fā)明可以降低疊層的初始高度；此外，由于第一側(cè)墻控制柵和浮柵是同一材料，浮柵的第一次刻蝕會同時刻蝕掉部分控制柵多晶硅層，進一步降低了Cell的高度；所以本發(fā)明增加了該閃存器件與先進工藝的兼容性；在后續(xù)工藝中可同時與選擇柵在多晶硅頂部形成金屬硅化物，降低了控制柵的導(dǎo)通電阻，提高閃存的集成度。