一種FPGA虛擬IO片間互連電路

基本信息

申請?zhí)?/td> CN201510342599.1 申請日 -
公開（公告）號 CN104991878B 公開（公告）日 2018-05-22
申請公布號 CN104991878B 申請公布日 2018-05-22
分類號 G06F13/40 分類 計算；推算；計數(shù);
發(fā)明人 吳沙;楊滔 申請（專利權）人 無錫亞科鴻禹電子有限公司
代理機構 北京潤澤恒知識產(chǎn)權代理有限公司 代理人 北京亞科鴻禹電子有限公司
地址 100191 北京市海淀區(qū)花園路2號牡丹創(chuàng)業(yè)樓316、317、318、319室
法律狀態(tài) -

摘要

摘要 本發(fā)明提供了一種FPGA虛擬IO片間互連電路，包括：時鐘模塊；發(fā)送FPGA端電路，包括：數(shù)據(jù)編碼模塊，生成編碼數(shù)據(jù)；第一異步FIFO，緩存數(shù)據(jù)編碼模塊根據(jù)編碼時鐘和異步FIFO寫協(xié)議寫入的編碼數(shù)據(jù)；發(fā)送模塊，發(fā)送從第一異步FIFO讀取的至少兩位數(shù)據(jù)和差分串行時鐘，直至發(fā)送全部編碼數(shù)據(jù)；傳輸模塊；接收FPGA端電路，包括：接收模塊，接收至少兩位數(shù)據(jù)和差分串行時鐘，直至接收全部編碼數(shù)據(jù)；第二異步FIFO，緩存接收模塊根據(jù)異步FIFO寫協(xié)議和差分串行時鐘寫入的至少兩位數(shù)據(jù)，直至寫入全部編碼數(shù)據(jù)；數(shù)據(jù)解碼模塊，將編碼數(shù)據(jù)同步解碼。本發(fā)明能在很大的范圍內隨意增加傳輸帶寬和傳輸速率，還能極大地降低誤碼率。