基于FPGA的動(dòng)態(tài)可重構(gòu)硬件加速方法及系統(tǒng)

基本信息

申請(qǐng)?zhí)?/td> CN201610824310.4 申請(qǐng)日 -
公開（公告）號(hào) CN106648883B 公開（公告）日 2020-02-04
申請(qǐng)公布號(hào) CN106648883B 申請(qǐng)公布日 2020-02-04
分類號(hào) G06F9/50 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 牛昕宇 申請(qǐng)（專利權(quán)）人 上海鯤云信息科技有限公司
代理機(jī)構(gòu) 上海光華專利事務(wù)所（普通合伙） 代理人 深圳鯤云信息科技有限公司;上海鯤云信息科技有限公司
地址 518000 廣東省深圳市福田區(qū)福保街道保稅區(qū)市花路長富金茂大廈11層1109室
法律狀態(tài) -

摘要

摘要 本發(fā)明提供基于FPGA的動(dòng)態(tài)可重構(gòu)硬件加速方法及系統(tǒng)，包括：提取應(yīng)用程序的可重構(gòu)數(shù)據(jù)流圖，對(duì)于函數(shù)層數(shù)據(jù)流圖中的每個(gè)函數(shù)節(jié)點(diǎn)，從其中的起始運(yùn)算節(jié)點(diǎn)起，計(jì)算其余各個(gè)運(yùn)算節(jié)點(diǎn)的運(yùn)算起始時(shí)間和運(yùn)算結(jié)束時(shí)間，據(jù)以計(jì)算每個(gè)函數(shù)節(jié)點(diǎn)的運(yùn)算起始時(shí)間和運(yùn)算結(jié)束時(shí)間；根據(jù)每個(gè)函數(shù)節(jié)點(diǎn)的運(yùn)算結(jié)束時(shí)間，在不改變各函數(shù)節(jié)點(diǎn)間原本的數(shù)據(jù)依賴的基礎(chǔ)上，將所述函數(shù)層數(shù)據(jù)流圖重新分層，令每層包括按照函數(shù)節(jié)點(diǎn)內(nèi)運(yùn)算時(shí)間分開排序時(shí)在同一等級(jí)的電路；將擁有相同函數(shù)功能的函數(shù)層合并為同一函數(shù)層，合并后的各函數(shù)層依照預(yù)設(shè)規(guī)則結(jié)合，每個(gè)結(jié)合后的函數(shù)層成為一個(gè)獨(dú)立的配置層，同一配置層中的函數(shù)并行運(yùn)行，由此提升FPGA的運(yùn)算速度。