基于深度學(xué)習(xí)的目標(biāo)檢測(cè)算法的硬件架構(gòu)及其執(zhí)行方法
基本信息
| 申請(qǐng)?zhí)?/td> | CN201710286763.0 | 申請(qǐng)日 | - |
| 公開(kāi)（公告）號(hào) | CN108804973A | 公開(kāi)（公告）日 | 2018-11-13 |
| 申請(qǐng)公布號(hào) | CN108804973A | 申請(qǐng)公布日 | 2018-11-13 |
| 分類號(hào) | G06K9/00;G06N99/00 | 分類 | 計(jì)算；推算；計(jì)數(shù); |
| 發(fā)明人 | 牛昕宇 | 申請(qǐng)（專利權(quán)）人 | 上海鯤云信息科技有限公司 |
| 代理機(jī)構(gòu) | 上海光華專利事務(wù)所（普通合伙） | 代理人 | 上海鯤云信息科技有限公司;深圳鯤云信息科技有限公司 |
| 地址 | 201203 上海市浦東新區(qū)中國(guó)(上海)自由貿(mào)易試驗(yàn)區(qū)祖沖之路2305號(hào)B棟502室 | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本發(fā)明提供一種基于深度學(xué)習(xí)的目標(biāo)檢測(cè)算法的硬件架構(gòu)及其執(zhí)行方法，包括設(shè)置在FPGA上的輸入緩存器、行緩存器、寄存器矩陣、卷積計(jì)算核、輸出緩存器和全連接計(jì)算核；輸入緩存器用于緩存基于深度學(xué)習(xí)的目標(biāo)檢測(cè)算法的輸入層的數(shù)據(jù)；行緩存器包括k個(gè)存儲(chǔ)單元，用于緩存k行輸入緩存器的輸出數(shù)據(jù)；所述寄存器矩陣包括k*k個(gè)寄存器；卷積計(jì)算核用于根據(jù)每個(gè)時(shí)鐘周期所述寄存器矩陣輸出的k*k個(gè)寄存器數(shù)據(jù)進(jìn)行卷積計(jì)算；輸出緩存器用于存儲(chǔ)所述卷積計(jì)算核的輸出結(jié)果；全連接計(jì)算核用于計(jì)算得到目標(biāo)檢測(cè)的最終結(jié)果。本發(fā)明的基于深度學(xué)習(xí)的目標(biāo)檢測(cè)算法的硬件架構(gòu)及其執(zhí)行方法能夠在FPGA硬件架構(gòu)下，實(shí)現(xiàn)基于深度學(xué)習(xí)的目標(biāo)檢測(cè)算法的實(shí)時(shí)計(jì)算。 |
