一種降低JFET區(qū)和積累區(qū)電阻的VDMOS結(jié)構(gòu)及方法
基本信息
| 申請?zhí)?/td> | CN202110033959.5 | 申請日 | - |
| 公開（公告）號 | CN112614894A | 公開（公告）日 | 2021-04-06 |
| 申請公布號 | CN112614894A | 申請公布日 | 2021-04-06 |
| 分類號 | H01L21/336(2006.01)I;H01L29/78(2006.01)I;H01L29/06(2006.01)I | 分類 | 基本電氣元件; |
| 發(fā)明人 | 王丕龍;秦鵬海;張永利;王新強;劉文 | 申請（專利權(quán)）人 | 深圳佳恩功率半導體有限公司 |
| 代理機構(gòu) | 武漢聚信匯智知識產(chǎn)權(quán)代理有限公司 | 代理人 | 劉丹 |
| 地址 | 518000廣東省深圳市寶安區(qū)西鄉(xiāng)街道固興社區(qū)駿翔U8智造產(chǎn)業(yè)園U6.7棟216 | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本發(fā)明提供了一種降低JFET區(qū)和積累區(qū)電阻的VDMOS結(jié)構(gòu)及方法，屬于VDMOS器件技術(shù)領域，該一種降低JFET區(qū)和積累區(qū)電阻的VDMOS結(jié)構(gòu)包括N+襯底：所述N+襯底的上表面設置有N漂移區(qū)，所述N漂移區(qū)的內(nèi)部呈等間距設置有多個P形基區(qū)，相鄰的所述P形基區(qū)之間通過所述N漂移區(qū)將多個所述P形基區(qū)隔離，相鄰的所述P形基區(qū)之間設置有柵極氧化層，所述柵極氧化層的下表面且位于相鄰的所述P形基區(qū)的邊緣延伸至所述P形基區(qū)的內(nèi)部，所述柵極氧化層的上表面設置有多硅晶柵極，且多硅晶柵極的中部斷開，以形成有多晶硅柵注入窗口，由此可降低N漂移區(qū)和N+襯底的電阻率，較低的N漂移區(qū)和N+襯底的電阻率在其導通狀態(tài)時，具有更小的導通電阻，降低導通損耗。?? |
