一種大數(shù)據(jù)塊迭代的高速處理方法、FPGA裝置和系統(tǒng)

基本信息

申請(qǐng)?zhí)?/td> CN202110876347.2 申請(qǐng)日 -
公開(kāi)（公告）號(hào) CN113485652A 公開(kāi)（公告）日 2021-10-08
申請(qǐng)公布號(hào) CN113485652A 申請(qǐng)公布日 2021-10-08
分類(lèi)號(hào) G06F3/06（2006.01）I;G06F13/28（2006.01）I;G06F13/40（2006.01）I;G06F21/60（2013.01）I 分類(lèi) 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 蘇慶會(huì);馮馳;李銀龍;王斌;王中原;劉苗苗 申請(qǐng)（專利權(quán)）人 鄭州信大捷安信息技術(shù)股份有限公司
代理機(jī)構(gòu) 鄭州德勤知識(shí)產(chǎn)權(quán)代理有限公司 代理人 張微微
地址 450000河南省鄭州市金水區(qū)楊金路139號(hào)F4號(hào)樓
法律狀態(tài) -

摘要

摘要 本發(fā)明提供一種大數(shù)據(jù)塊迭代的高速處理方法、FPGA裝置和系統(tǒng)，當(dāng)某個(gè)算法通道通過(guò)PCIE IP內(nèi)核接收主機(jī)寫(xiě)入的命令字后，根據(jù)所述命令字、累計(jì)已讀取的源數(shù)據(jù)的長(zhǎng)度、前緩沖區(qū)當(dāng)前可用空間大小確定本次讀取長(zhǎng)度和起始地址，并根據(jù)本次讀取長(zhǎng)度和起始地址生成DMA請(qǐng)求發(fā)送至主機(jī)；主機(jī)根據(jù)所述DMA請(qǐng)求返回TLP完成包；所述算法通道接收到所述TLP完成包后，將所述TLP完成包中的源數(shù)據(jù)緩存至前緩沖區(qū)，按照單次迭代的運(yùn)算數(shù)據(jù)量依次分段從前緩沖區(qū)讀取源數(shù)據(jù)進(jìn)行迭代運(yùn)算處理，并在迭代完成后，將所述運(yùn)算結(jié)果按照所述目的地址寫(xiě)入主機(jī)內(nèi)存。