一種基于FPGA的DMA讀操作實(shí)現(xiàn)方法、FPGA設(shè)備以及通信系統(tǒng)

基本信息

申請?zhí)?/td> CN202110876348.7 申請日 -
公開（公告）號 CN113485951A 公開（公告）日 2021-10-08
申請公布號 CN113485951A 申請公布日 2021-10-08
分類號 G06F13/28（2006.01）I;G06F15/78（2006.01）I;G06F13/40（2006.01）I;G06F3/06（2006.01）I 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 蘇慶會;馮馳;李銀龍;王斌;王中原 申請（專利權(quán)）人 鄭州信大捷安信息技術(shù)股份有限公司
代理機(jī)構(gòu) 鄭州德勤知識產(chǎn)權(quán)代理有限公司 代理人 張微微
地址 450000河南省鄭州市金水區(qū)楊金路139號F4號樓
法律狀態(tài) -

摘要

摘要 本發(fā)明提供一種基于FPGA的DMA讀操作實(shí)現(xiàn)方法、FPGA設(shè)備以及通信系統(tǒng)，所述方法包括：執(zhí)行DMA讀操作時，根據(jù)DMA讀操作的有效起始地址、有效結(jié)束地址、主機(jī)配置的DMA讀操作基地址以及預(yù)設(shè)地址對齊方式生成DMA讀請求發(fā)送給主機(jī)，所述DMA讀請求包括至少一個TLP請求包；接收主機(jī)返回的至少一個TLP完成包，根據(jù)預(yù)設(shè)排序處理位寬對各個TLP完成包進(jìn)行排序處理，并刪除TLP完成包中冗余的數(shù)據(jù)。本發(fā)明對于隨機(jī)地址的內(nèi)存，可以根據(jù)不同的接口位寬，采用不同的地址對齊方式進(jìn)行數(shù)據(jù)的讀取，簡便了對數(shù)據(jù)的排序處理，而且在排序處理后，再進(jìn)行冗余數(shù)據(jù)的刪除和有效數(shù)據(jù)的重新排列，最終得到完整的有效數(shù)據(jù)；大大降低了任意內(nèi)存地址數(shù)據(jù)讀取的開發(fā)難度，工程結(jié)構(gòu)清晰。