基于FPGA芯片實(shí)現(xiàn)的scanchain電路的測(cè)試系統(tǒng)及方法

基本信息

申請(qǐng)?zhí)?/td> CN202110611408.2 申請(qǐng)日 -
公開(kāi)（公告）號(hào) CN113377587A 公開(kāi)（公告）日 2021-09-10
申請(qǐng)公布號(hào) CN113377587A 申請(qǐng)公布日 2021-09-10
分類號(hào) G06F11/22（2006.01）I 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 張益暢 申請(qǐng)（專利權(quán)）人 珠海昇生微電子有限責(zé)任公司
代理機(jī)構(gòu) 廣州三環(huán)專利商標(biāo)代理有限公司 代理人 侯麗燕
地址 519000廣東省珠海市高新區(qū)唐家灣鎮(zhèn)金唐路1號(hào)港灣1號(hào)科創(chuàng)園24棟B區(qū)3層302室
法律狀態(tài) -

摘要

摘要 本發(fā)明涉及一種基于FPGA芯片實(shí)現(xiàn)的scan chain電路的測(cè)試系統(tǒng)及方法，所述測(cè)試系統(tǒng)集成于FPGA芯片上，包括：數(shù)據(jù)解析單元、存儲(chǔ)單元、時(shí)序發(fā)生單元、控制單元和結(jié)果輸出單元；方法包括S1，將原始scan chain電路的激勵(lì)信號(hào)和原始scan chain電路的預(yù)期輸出信號(hào)進(jìn)行數(shù)據(jù)解析和編碼，編碼后經(jīng)過(guò)scan chain電路進(jìn)行激勵(lì)和存儲(chǔ)，并對(duì)數(shù)據(jù)解析單元解析后scan chain電路的預(yù)期輸出信號(hào)進(jìn)行編碼并存儲(chǔ)；根據(jù)測(cè)試scan chain電路的時(shí)序波形對(duì)經(jīng)過(guò)編碼后的scan chain電路的激勵(lì)信號(hào)進(jìn)行采樣，并將采樣數(shù)據(jù)和存儲(chǔ)的預(yù)期輸出信號(hào)進(jìn)行數(shù)據(jù)比對(duì)；輸出結(jié)果。本發(fā)明實(shí)現(xiàn)了在小型FPGA平臺(tái)上對(duì)scan chain電路的測(cè)試，實(shí)現(xiàn)方案價(jià)格便宜，測(cè)試速度快。