一種基于DDR讀數(shù)據(jù)同步方法及系統(tǒng)

基本信息

申請(qǐng)?zhí)?/td> CN201711138837.2 申請(qǐng)日 -
公開（公告）號(hào) CN108038068B 公開（公告）日 2020-12-18
申請(qǐng)公布號(hào) CN108038068B 申請(qǐng)公布日 2020-12-18
分類號(hào) G06F13/16;G06F13/42 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 王亮 申請(qǐng)（專利權(quán)）人 燦芯創(chuàng)智微電子技術(shù)（北京）有限公司
代理機(jī)構(gòu) 北京天悅專利代理事務(wù)所（普通合伙） 代理人 燦芯創(chuàng)智微電子技術(shù)（北京）有限公司
地址 100176 北京市大興區(qū)北京經(jīng)濟(jì)技術(shù)開發(fā)區(qū)榮華中路10號(hào)1幢A座913
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種基于DDR讀數(shù)據(jù)同步方法及系統(tǒng)，該方法以二分頻輸入數(shù)據(jù)選通信號(hào)half_input_dqs_n作為DDR接口DQS信號(hào)，以采樣時(shí)鐘internal_clk作為DDR控制器內(nèi)部采樣時(shí)鐘，在DDR接口DQS信號(hào)和DDR控制器內(nèi)部采樣時(shí)鐘之間，建立一個(gè)過渡時(shí)鐘作為同步時(shí)鐘，藉此同步時(shí)鐘實(shí)現(xiàn)DDR控制器內(nèi)部采樣時(shí)鐘和DDR外部輸入時(shí)鐘的同步，實(shí)現(xiàn)DDR接口DQS域數(shù)據(jù)和DDR控制器內(nèi)部采樣時(shí)鐘域數(shù)據(jù)的異步傳輸。該方法及系統(tǒng)，可最大限度的滿足DQS域和DDR控制器內(nèi)部采樣時(shí)鐘域的建立時(shí)間和保持時(shí)間，用很小的延遲解決了DDR讀數(shù)據(jù)的同步問題，不再依賴于FIFO技術(shù)。