一種具有預(yù)加重功能的DDR接口電路

基本信息

申請(qǐng)?zhí)?/td> CN201710803808.7 申請(qǐng)日 -
公開(kāi)（公告）號(hào) CN107733424A 公開(kāi)（公告）日 2018-02-23
申請(qǐng)公布號(hào) CN107733424A 申請(qǐng)公布日 2018-02-23
分類號(hào) H03K19/0185;H03K19/003 分類 基本電子電路;
發(fā)明人 孔亮;莊志青;職春星 申請(qǐng)（專利權(quán)）人 燦芯創(chuàng)智微電子技術(shù)（北京）有限公司
代理機(jī)構(gòu) 北京天悅專利代理事務(wù)所（普通合伙） 代理人 燦芯創(chuàng)智微電子技術(shù)（北京）有限公司
地址 100176 北京市大興區(qū)北京經(jīng)濟(jì)技術(shù)開(kāi)發(fā)區(qū)榮華中路10號(hào)1幢A座913
法律狀態(tài) -

摘要

摘要 本發(fā)明屬于集成電路技術(shù)領(lǐng)域，具體涉及一種具有預(yù)加重功能的DDR接口電路，與芯片的輸出端相連，包括漏極連接電源、源極串接一個(gè)第一電阻、柵極連接第一邏輯單元的一個(gè)PMOS管，第一邏輯單元用于輸出高電平1；還包括漏極串接一個(gè)第二電阻、源極連接公共端、柵極連接第二邏輯單元的一個(gè)NMOS管，第二邏輯單元用于輸出低電平0；第一電阻、第二電阻串連，輸出端的線路連接在第一電阻、第二電阻之間的線路上；PMOS管、第一電阻之間的電阻比值以及NMOS管、第二電阻之間的電阻比值能夠?qū)敵龆说妮敵鲂盘?hào)實(shí)現(xiàn)預(yù)加重功能。該DDR接口電路節(jié)省了電路面積，簡(jiǎn)化了電路結(jié)構(gòu)，降低了芯片的成本和制造難度，DDR接口電路的信號(hào)在整個(gè)輸送期間的電阻不會(huì)發(fā)生變化。