一種對VerilogHDL進行行為仿真的方法

基本信息

申請?zhí)?/td> CN202210427569.0 申請日 -
公開（公告）號 CN114528793A 公開（公告）日 2022-05-24
申請公布號 CN114528793A 申請公布日 2022-05-24
分類號 G06F30/3308（2020.01）I 分類 計算；推算；計數(shù);
發(fā)明人 王彥鵬;李立;謝輝 申請（專利權(quán)）人 湖南泛聯(lián)新安信息科技有限公司
代理機構(gòu) 長沙市護航專利代理事務所（特殊普通合伙） 代理人 -
地址 410005湖南省長沙市開福區(qū)伍家?guī)X街道棲鳳路486號凱樂微谷商務中心1棟1710、1711房
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種對Verilog HDL進行行為仿真的方法，包括獲取當前仿真時刻的5個事件隊列，檢測隊列A是否為空，若不為空，依次執(zhí)行隊列A中事件的處理函數(shù)；檢查隊列B是否為空，如果不為空，依次執(zhí)行隊列B中事件的處理函數(shù)；檢查隊列C是否為空，如果不為空，依次執(zhí)行隊列C中事件的處理函數(shù)；檢查隊列B是否為空，如果為空，檢查隊列D是否為空，如果不為空，依次執(zhí)行隊列D中事件的處理函數(shù)；檢查隊列B是否為空，如果為空，檢查隊列D是否為空，如果為空，檢查是否觸發(fā)了系統(tǒng)函數(shù)，如果觸發(fā)了，依次執(zhí)行隊列E被觸發(fā)的系統(tǒng)函數(shù)，完成當前仿真時刻的隊列。在保證與verilog標準語義一致的前提下，更容易使用編程語言實現(xiàn)。