基于多FPGA互聯(lián)的DUT時(shí)鐘信號(hào)恢復(fù)方法及系統(tǒng)
基本信息
| 申請(qǐng)?zhí)?/td> | CN202011445207.1 | 申請(qǐng)日 | - |
| 公開(kāi)（公告）號(hào) | CN112558684A | 公開(kāi)（公告）日 | 2021-03-26 |
| 申請(qǐng)公布號(hào) | CN112558684A | 申請(qǐng)公布日 | 2021-03-26 |
| 分類號(hào) | G06F1/08(2006.01)I;G06F1/24(2006.01)I | 分類 | 計(jì)算；推算；計(jì)數(shù); |
| 發(fā)明人 | 丁群;周纘;江呂鋒;劉敢峰 | 申請(qǐng)（專利權(quán)）人 | 芯原微電子（南京）有限公司 |
| 代理機(jī)構(gòu) | 上海光華專利事務(wù)所（普通合伙） | 代理人 | 倪靜 |
| 地址 | 201203上海市浦東新區(qū)中國(guó)(上海)自由貿(mào)易試驗(yàn)區(qū)春曉路289號(hào)張江大廈20A（疫情期間寄順豐） | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本發(fā)明提供基于多FPGA互聯(lián)的DUT時(shí)鐘信號(hào)恢復(fù)方法及系統(tǒng)。所述方法包括：用PLL反饋模式鎖定互聯(lián)的每個(gè)FPGA內(nèi)部CLK_IN和CLK_OUT的相位；將時(shí)鐘源經(jīng)過(guò)clk_buffer分成多路，經(jīng)過(guò)相同走線長(zhǎng)度輸入到每個(gè)FPGA的專用時(shí)鐘引腳以作為所述PLL的輸入，并輸出DUT時(shí)鐘信號(hào)；判斷各FPGA輸出的DUT時(shí)鐘信號(hào)是否同相位，在輸出的DUT時(shí)鐘信號(hào)為不同相位的情況下，重置各個(gè)FPGA的PLL直至各FPGA輸出的DUT時(shí)鐘信號(hào)同相位。本發(fā)明對(duì)大型同步邏輯RTL的分割點(diǎn)無(wú)特殊要求，尤其適合大型同步邏輯在多個(gè)FPGA上的真實(shí)功能和性能驗(yàn)證；可以保證原有設(shè)計(jì)RTL的數(shù)據(jù)吞吐效率，不增加任何額外時(shí)鐘級(jí)延時(shí)，且FPGA具有相當(dāng)快的運(yùn)行速度；配合SelectIO使用，可以進(jìn)行大量信號(hào)跨FPGA互傳，并且實(shí)現(xiàn)后FPGA工程時(shí)序易收斂。?? |
