在設(shè)備內(nèi)部實(shí)現(xiàn)多IP地址網(wǎng)絡(luò)隔離的系統(tǒng)及應(yīng)用方法
基本信息
| 申請(qǐng)?zhí)?/td> | CN202011387500.7 | 申請(qǐng)日 | - |
| 公開（公告）號(hào) | CN112511542A | 公開（公告）日 | 2021-03-16 |
| 申請(qǐng)公布號(hào) | CN112511542A | 申請(qǐng)公布日 | 2021-03-16 |
| 分類號(hào) | H04L12/935(2013.01)I;H04L29/12(2006.01)I;H04L29/06(2006.01)I;H04L12/24(2006.01)I | 分類 | 電通信技術(shù); |
| 發(fā)明人 | 姚恒;陳昌軍;梁暉;張陽;肖霞 | 申請(qǐng)（專利權(quán)）人 | 四川靈通電訊有限公司 |
| 代理機(jī)構(gòu) | 北京遠(yuǎn)大卓悅知識(shí)產(chǎn)權(quán)代理有限公司 | 代理人 | 賈曉燕 |
| 地址 | 621000四川省綿陽市高新區(qū)普明南路東段111號(hào) | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本發(fā)明公開了一種在設(shè)備內(nèi)部實(shí)現(xiàn)多IP地址網(wǎng)絡(luò)隔離的系統(tǒng)及應(yīng)用方法，包括：CPU模塊，其上設(shè)置有第一MII接口；FPGA，其通過AD總線、第一MII接口與CPU模塊通信連接；其中，所述FPGA通過其上的第二MII接口、第三MII接口，分別與不同IP地址、不同網(wǎng)段的業(yè)務(wù)口、網(wǎng)管口連接；所述FPGA與業(yè)務(wù)口、網(wǎng)管口之間分別設(shè)置有第一PHY芯片、第二PHY芯片。本發(fā)明提供一種在設(shè)備內(nèi)部實(shí)現(xiàn)多IP地址網(wǎng)絡(luò)隔離的系統(tǒng)及應(yīng)用方法，通過CPU和FPGA的綜合利用，配合第一PHY芯片、第二PHY芯片提供2個(gè)以太網(wǎng)接口分別用于與業(yè)務(wù)口、網(wǎng)管口進(jìn)行分通道式通信，實(shí)現(xiàn)了業(yè)務(wù)和網(wǎng)管通信的網(wǎng)絡(luò)隔離，在設(shè)備內(nèi)部實(shí)現(xiàn)多個(gè)以太網(wǎng)接口的獨(dú)立使用。?? |
