一種集成電路的時(shí)延特性改進(jìn)方法、裝置及存儲(chǔ)介質(zhì)

基本信息

申請(qǐng)?zhí)?/td> CN202110367244.3 申請(qǐng)日 -
公開(kāi)（公告）號(hào) CN113204938A 公開(kāi)（公告）日 2021-08-03
申請(qǐng)公布號(hào) CN113204938A 申請(qǐng)公布日 2021-08-03
分類(lèi)號(hào) G06F30/398（2020.01）I;G06F30/27（2020.01）I 分類(lèi) 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 蔣信;劉瑞盛;喻濤 申請(qǐng)（專利權(quán)）人 普賽微科技（杭州）有限公司
代理機(jī)構(gòu) 廣州市越秀區(qū)哲力專利商標(biāo)事務(wù)所（普通合伙） 代理人 孫柳
地址 310000浙江省杭州市臨安區(qū)青山湖街道大園路1188號(hào)2幢3層3034A室
法律狀態(tài) -

摘要

摘要 本發(fā)明公開(kāi)一種集成電路的時(shí)延特性改進(jìn)方法，包括：對(duì)流片后的集成電路進(jìn)行測(cè)試并根據(jù)測(cè)試數(shù)據(jù)建立機(jī)器學(xué)習(xí)模型；根據(jù)機(jī)器學(xué)習(xí)模型對(duì)集成電路的關(guān)鍵時(shí)延路徑進(jìn)行預(yù)測(cè)分析，以及根據(jù)預(yù)測(cè)結(jié)果對(duì)集成電路的設(shè)計(jì)方案進(jìn)行改進(jìn)；根據(jù)機(jī)器學(xué)習(xí)模型對(duì)改進(jìn)后的集成電路的關(guān)鍵時(shí)延路徑進(jìn)行預(yù)測(cè)分析，以及判斷改進(jìn)后的集成電路的時(shí)延特性是否滿足設(shè)計(jì)規(guī)格要求，若否時(shí)，對(duì)新的集成電路的設(shè)計(jì)方案進(jìn)行再次改進(jìn)后再判斷。本發(fā)明根據(jù)測(cè)試數(shù)據(jù)建立機(jī)器學(xué)習(xí)模型，實(shí)現(xiàn)對(duì)集成電路的關(guān)鍵時(shí)延路徑進(jìn)行預(yù)測(cè)，為集成電路的設(shè)計(jì)方案的改進(jìn)提供了數(shù)據(jù)依據(jù)，可縮短產(chǎn)品開(kāi)發(fā)周期以及降低開(kāi)發(fā)成本。本發(fā)明還提供了一種集成電路的時(shí)延特性改進(jìn)裝置及存儲(chǔ)介質(zhì)。