用于聯(lián)邦學(xué)習(xí)和隱私計(jì)算的FPGA加速器和芯片
基本信息
| 申請(qǐng)?zhí)?/td> | CN202210327762.7 | 申請(qǐng)日 | - |
| 公開(kāi)（公告）號(hào) | CN114416182B | 公開(kāi)（公告）日 | 2022-06-17 |
| 申請(qǐng)公布號(hào) | CN114416182B | 申請(qǐng)公布日 | 2022-06-17 |
| 分類(lèi)號(hào) | G06F9/38（2006.01）I;G06N20/20（2019.01）I | 分類(lèi) | 計(jì)算；推算；計(jì)數(shù); |
| 發(fā)明人 | 王瑋 | 申請(qǐng)（專(zhuān)利權(quán)）人 | 深圳致星科技有限公司 |
| 代理機(jī)構(gòu) | 廣州三環(huán)專(zhuān)利商標(biāo)代理有限公司 | 代理人 | - |
| 地址 | 518000廣東省深圳市南山區(qū)粵海街道大沖社區(qū)深南大道9676號(hào)大沖商務(wù)中心（一期）2棟3號(hào)樓18C-1 | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本申請(qǐng)涉及一種用于聯(lián)邦學(xué)習(xí)和隱私計(jì)算的FPGA加速器和芯片。FPGA加速器包括多個(gè)基礎(chǔ)算子單元且每一個(gè)包括多級(jí)流水運(yùn)算單元，每一級(jí)配置為從多種基礎(chǔ)運(yùn)算中選擇一種且還配置為選擇性地從上一級(jí)獲得輸入數(shù)據(jù)并發(fā)送計(jì)算結(jié)果給下一級(jí)。多個(gè)基礎(chǔ)算子單元組成多個(gè)算子引擎，其每一個(gè)包括至少一個(gè)并行連接的基礎(chǔ)算子單元并且該算子引擎的所有基礎(chǔ)算子單元進(jìn)行并行化計(jì)算。多個(gè)算子引擎組成至少一個(gè)算子引擎塊，該至少一個(gè)算子引擎塊的每一個(gè)包括以串并聯(lián)方式組合的至少一個(gè)算子引擎。FPGA加速器通過(guò)該至少一個(gè)算子引擎塊執(zhí)行一個(gè)或者多個(gè)運(yùn)算任務(wù)，其計(jì)算流程可展開(kāi)為該多種基礎(chǔ)運(yùn)算的組合。如此具有改進(jìn)的計(jì)算效率和適配性。 |
