一種用于FPGA結(jié)構(gòu)設(shè)計(jì)的系統(tǒng)及其方法

基本信息

申請?zhí)?/td> CN201210366291.7 申請日 -
公開（公告）號 CN103699705B 公開（公告）日 2016-11-30
申請公布號 CN103699705B 申請公布日 2016-11-30
分類號 G06F17/50(2006.01)I 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 張峰;李艷;陳亮;李明;于芳 申請（專利權(quán)）人 中科芯時(shí)代科技有限公司
代理機(jī)構(gòu) 北京華沛德權(quán)律師事務(wù)所 代理人 劉麗君
地址 100029 北京市朝陽區(qū)北土城西路3號
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種用于FPGA結(jié)構(gòu)設(shè)計(jì)的系統(tǒng)及其方法，屬于微電子領(lǐng)域中集成電路設(shè)計(jì)和電子設(shè)計(jì)技術(shù)領(lǐng)域。該系統(tǒng)包括結(jié)構(gòu)參數(shù)編輯模塊、詳細(xì)結(jié)構(gòu)生成模塊、局部結(jié)構(gòu)調(diào)整模塊和全自動(dòng)結(jié)構(gòu)評估模塊。本發(fā)明能降低FPGA結(jié)構(gòu)設(shè)計(jì)的復(fù)雜度，提高設(shè)計(jì)的靈活性，全自動(dòng)的設(shè)計(jì)流程可幫助結(jié)構(gòu)設(shè)計(jì)師快速輕松地設(shè)計(jì)出性能優(yōu)異的FPGA結(jié)構(gòu)。