AMR傳感器開(kāi)關(guān)芯片的時(shí)序控制電路架構(gòu)及控制方法
基本信息
申請(qǐng)?zhí)?/td> | CN202111424823.3 | 申請(qǐng)日 | - |
公開(kāi)(公告)號(hào) | CN114070273A | 公開(kāi)(公告)日 | 2022-02-18 |
申請(qǐng)公布號(hào) | CN114070273A | 申請(qǐng)公布日 | 2022-02-18 |
分類號(hào) | H03K5/156(2006.01)I;H03K17/22(2006.01)I;H03K17/90(2006.01)I | 分類 | 基本電子電路; |
發(fā)明人 | 肖登艷;陳忠志;彭卓;趙翔 | 申請(qǐng)(專利權(quán))人 | 成都芯進(jìn)電子有限公司 |
代理機(jī)構(gòu) | 成都行之智信知識(shí)產(chǎn)權(quán)代理有限公司 | 代理人 | 王偉 |
地址 | 610000四川省成都市高新區(qū)(西區(qū))天辰路88號(hào)3號(hào)樓2單元401室 | ||
法律狀態(tài) | - |
摘要
摘要 | 本發(fā)明公開(kāi)了一種AMR傳感器開(kāi)關(guān)芯片的時(shí)序控制電路架構(gòu),快時(shí)鐘電路的F_CLK輸出端接第一組合邏輯運(yùn)算模塊的CLK_1輸入端和第二組合邏輯運(yùn)算模塊的CLK輸入端,快時(shí)鐘電路的EN輸入端接第一組合邏輯運(yùn)算模塊的EN輸出端;慢時(shí)鐘電路的S_CLK輸出端接第一組合邏輯運(yùn)算模塊的CLK_2輸入端;第一組合邏輯運(yùn)算模塊的采用信號(hào)輸出端輸出采樣信號(hào),EN輸出端輸出檢測(cè)使能信號(hào);第二組合邏輯運(yùn)算模塊的比較器使能信號(hào)輸出端輸出比較器使能信號(hào),斬波輸出端輸出兩相斬波信號(hào)。本發(fā)明可降低磁阻開(kāi)關(guān)芯片的工作電流,減小工作能耗,不易產(chǎn)生毛刺信號(hào),采用斬波失調(diào)消除技術(shù)提高檢測(cè)精度。 |
