基于恢復時鐘的FPGA芯片時鐘域同步方法及相關設備

基本信息

申請?zhí)?/td> CN202110808196.7 申請日 -
公開（公告）號 CN113406993A 公開（公告）日 2021-09-17
申請公布號 CN113406993A 申請公布日 2021-09-17
分類號 G06F1/12（2006.01）I;G06F15/78（2006.01）I 分類 計算；推算；計數(shù);
發(fā)明人 顧煥峰;賈輝 申請（專利權）人 盛立安元科技（杭州）股份有限公司
代理機構 北京集佳知識產(chǎn)權代理有限公司 代理人 紀志超
地址 310051浙江省杭州市濱江區(qū)南環(huán)路3766號3樓306室
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種基于恢復時鐘的FPGA芯片時鐘域同步方法、系統(tǒng)及存儲介質(zhì)，應用于FPGA芯片，F(xiàn)PGA芯片包括SerDes接收模塊和時鐘選擇模塊，方法包括：SerDes接收模塊從對端發(fā)送的數(shù)字信號中提取出恢復時鐘，在確定恢復時鐘穩(wěn)定后，對恢復時鐘進行時鐘去抖及生成鎖定信號，并將鎖定信號及去抖的恢復時鐘輸出至時鐘選擇模塊；時鐘選擇模塊在接收到鎖定信號時，將接收到恢復時鐘設置為工作參考時鐘，以使FPGA芯片中的其他模塊利用工作參考時鐘對數(shù)字信號進行片內(nèi)數(shù)據(jù)傳輸；本發(fā)明采用時鐘選擇模塊將FPGA芯片中的工作參考時鐘統(tǒng)一為恢復時鐘，可確保片內(nèi)數(shù)據(jù)傳輸無需時鐘域轉(zhuǎn)換，進而有效減小數(shù)據(jù)穿越時延。