FPGA邏輯綜合中加法器優(yōu)化的實(shí)現(xiàn)方法及裝置、系統(tǒng)

基本信息

申請(qǐng)?zhí)?/td> CN201911105925.1 申請(qǐng)日 -
公開（公告）號(hào) CN111027267A 公開（公告）日 2021-01-19
申請(qǐng)公布號(hào) CN111027267A 申請(qǐng)公布日 2021-01-19
分類號(hào) G06F30/343;G06F30/337;G06F30/327 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 劉奎;王寧;羅威;宋寧;劉建華 申請(qǐng)（專利權(quán)）人 科學(xué)城（廣州）綠色融資擔(dān)保有限公司
代理機(jī)構(gòu) 廣州三環(huán)專利商標(biāo)代理有限公司 代理人 肖宇揚(yáng);江銀會(huì)
地址 510000 廣東省廣州市黃埔區(qū)科學(xué)大道243號(hào)1001房
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種FPGA邏輯綜合中加法器優(yōu)化的實(shí)現(xiàn)方法及裝置、系統(tǒng)，包括：后端處理裝置讀取前端邏輯綜合裝置生成的綜合后網(wǎng)表并判斷綜合后網(wǎng)表中的加法器與后端需求是否匹配，若否，則生成加法器優(yōu)化導(dǎo)向信息并反饋至前端邏輯綜合裝置；當(dāng)接收到后端處理裝置反饋的加法器優(yōu)化導(dǎo)向信息時(shí)，前端邏輯綜合裝置根據(jù)加法器優(yōu)化導(dǎo)向信息優(yōu)化綜合后網(wǎng)表中的加法器得到目標(biāo)優(yōu)化結(jié)果并根據(jù)目標(biāo)優(yōu)化結(jié)果生成新的綜合后網(wǎng)表，其中，前端邏輯綜合裝置生成的綜合后網(wǎng)表用于提供給后端處理裝置?？梢?，實(shí)施本發(fā)明能夠通過(guò)后端需求引導(dǎo)加法器的優(yōu)化，不僅提高了加法器優(yōu)化方式的通用性以及優(yōu)化效率，還提高了加法器優(yōu)化后的結(jié)果與后端需求的匹配度。