一種生成FPGA可行性測試路徑的方法、系統(tǒng)、介質(zhì)及設(shè)備

基本信息

申請?zhí)?/td> CN202110842612.5 申請日 -
公開（公告）號 CN113295990A 公開（公告）日 2021-08-24
申請公布號 CN113295990A 申請公布日 2021-08-24
分類號 G01R31/3185（2006.01）I;G06F11/263（2006.01）I 分類 測量；測試;
發(fā)明人 馮蘇紅;徐維濤 申請（專利權(quán)）人 中科億海微電子科技（蘇州）有限公司
代理機(jī)構(gòu) 北京融智邦達(dá)知識產(chǎn)權(quán)代理事務(wù)所（普通合伙） 代理人 董惠文
地址 215000江蘇省蘇州市蘇州工業(yè)園區(qū)金雞湖大道99號納米城西北區(qū)NW-01幢7層705房間
法律狀態(tài) -

摘要

摘要 本發(fā)明提供了一種生成FPGA可行性測試路徑的方法、系統(tǒng)、介質(zhì)及設(shè)備，通過從設(shè)計文件中獲取芯片所有管腳的坐標(biāo)信息以及結(jié)點(diǎn)信息；將芯片結(jié)構(gòu)中的輸入端口所在的結(jié)點(diǎn)看作測試路徑的源點(diǎn)，將輸出端口所在的結(jié)點(diǎn)看作測試路徑的終點(diǎn)，將結(jié)構(gòu)圖中的所有結(jié)點(diǎn)看作測試路徑可能經(jīng)過的結(jié)點(diǎn)，使用路徑搜索方法，得到從源點(diǎn)到終點(diǎn)的多條可行路徑；將所有可行路徑整理成測試數(shù)據(jù)，根據(jù)軟件的固定格式，生成對應(yīng)的碼流文件。本發(fā)明能根據(jù)FPGA的器件結(jié)構(gòu)，用軟件算法快速生成所有可行性測試路徑，既提高了FPGA測試的覆蓋率，又節(jié)省了測試時間，降低測試成本。