嵌入式FPGAIP核頂層電路圖自動(dòng)生成方法、裝置及存儲(chǔ)介質(zhì)

基本信息

申請(qǐng)?zhí)?/td> CN202111001899.5 申請(qǐng)日 -
公開（公告）號(hào) CN113449481A 公開（公告）日 2021-09-28
申請(qǐng)公布號(hào) CN113449481A 申請(qǐng)公布日 2021-09-28
分類號(hào) G06F30/34（2020.01）I;G06F115/08（2020.01）N 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 陳柱佳;其他發(fā)明人請(qǐng)求不公開姓名 申請(qǐng)（專利權(quán)）人 中科億海微電子科技（蘇州）有限公司
代理機(jī)構(gòu) 蘇州晶石榴知識(shí)產(chǎn)權(quán)代理事務(wù)所（特殊普通合伙） 代理人 寧凱
地址 215000江蘇省蘇州市工業(yè)園區(qū)金雞湖大道99號(hào)納米城西北區(qū)NW-01幢7層705房間
法律狀態(tài) -

摘要

摘要 本發(fā)明涉及一種嵌入式FPGA IP核頂層電路圖自動(dòng)生成方法、裝置及存儲(chǔ)介質(zhì)，其中，生成方法包括：根據(jù)資源排布信息，創(chuàng)建包含有若干格點(diǎn)單元的資源格點(diǎn)陣列；選取一格點(diǎn)單元，讀取資源子模塊庫和資源排布圖，以在選定的格點(diǎn)單元中布置資源子模塊；獲取資源子模塊的一功能端口并創(chuàng)建對(duì)應(yīng)該功能端口的線網(wǎng)，并根據(jù)功能端口的方向?qū)傩詣?chuàng)建線名；遍歷資源子模塊的所有功能端口及所有格點(diǎn)單元后，建立頂層電路端口，輸出FPGA IP核頂層電路圖。通過合理利用FPGA內(nèi)部資源的重復(fù)性和規(guī)律性，配合資源子模塊庫和資源排布圖，從而實(shí)現(xiàn)了IP核頂層電路圖的自動(dòng)生成，極大的縮短了IP核頂層電路的生成時(shí)間，提高了FPGA IP核的開發(fā)效率。